什么是WAT（晶圓接受測試）？為什么要用WAT？

以前做業(yè)務的時候，經(jīng)常問同事，集成電路的工程師到底關注晶圓或者器件的什么性質(zhì)，哪些性質(zhì)是通過實驗設備測得的，哪些可以是通過模擬仿真獲得的。同事就說去看WAT或者集成電路參數(shù)手冊。后來，一聽還要動腦子去找相關資料，就不愿意去干了，不知道如何以及從何處搜索資料。正好最近在研究集成電路制造工藝相關的資料，就看到了讓人心中一動的資料。

什么是WAT呢？WAT的英文全稱是Wafer Acceptance Test，WAT。中文有人翻譯為晶圓接受測試，有人翻譯為晶圓可接受測試等等翻譯。這里讓人想起一個事情，就是以前去新能源行業(yè)交流的時候，客戶總是問我們，為什么你們拿出來展示的資料都是英文版的。我們說我們做的幾個行業(yè)分別是半導體和鋰離子電池，很多半導體行業(yè)縮略語翻譯成中文的話，不太好翻譯，另外，就是我自己比較懶，也不太愿意去翻譯和折騰。這里我們接下來就不糾結(jié)于中文的翻譯了，咱們還是以WAT直接來說吧。

WAT定義

WAT是英文Wafer Acceptance Test的縮寫，意思是晶圓接受測試，業(yè)界也稱WAT為工藝控制監(jiān)測（Process Control Monitor，PCM）[1]。WAT是在晶圓產(chǎn)品流片結(jié)束之后和品質(zhì)檢驗之前，測量特定測試結(jié)構(gòu)的電性參數(shù)。WAT的目的是通過測試晶圓上特定測試結(jié)構(gòu)的電性參數(shù)，檢測每片晶圓產(chǎn)品的工藝情況，評估半導體制造過程的質(zhì)量和穩(wěn)定性，判斷晶圓產(chǎn)品是否符合該工藝技術平臺的電性規(guī)格要求。WAT數(shù)據(jù)可以作為晶圓產(chǎn)品交貨的質(zhì)量憑證，另外WAT數(shù)據(jù)還可以反映生產(chǎn)線的實際生產(chǎn)情況，通過收集和分析WAT數(shù)據(jù)可以監(jiān)測生產(chǎn)線的情況，也可以判斷生產(chǎn)線變化的趨勢，對可能發(fā)生的情況進行預警。

WHY？為什么要用WAT？

摩爾定律

集成電路的設計十分復雜，動輒使用數(shù)百萬到數(shù)十億個邏輯門數(shù)量（gate count），每一個邏輯門和其他器件的電性參數(shù)必須同時達到標準，否則芯片可能無法正常運作。一片晶圓通常有數(shù)十到數(shù)萬個芯片，保持制程的均一性相當重要。不但要監(jiān)控關鍵的電性和物性，使其在整個晶圓的范圍內(nèi)達到一定標準（SPEC）；還得讓每一片生產(chǎn)的晶圓都達到這一標準。因此必須引入統(tǒng)計制程管制來完善質(zhì)量監(jiān)控[2]。

目前主流的生產(chǎn)系統(tǒng)是8英寸和12英寸[3]的工廠，12英寸晶圓較8英寸大了2.25倍，制程的控制難度也更大；然而工廠把大的晶圓使用在高階的制程，對控制的要求反而更高。由于工序相當繁復，從投片到產(chǎn)出可能包含近千個步驟，耗時一到三個月，必需使用制造流程（process flow）控制各階段制程的質(zhì)量。

中國大尺寸硅片布局盤點

芯片在出廠前要進行各項檢測，以確認整個生產(chǎn)流程能達到上述要求。出廠檢測包含器件電性參數(shù)的量測（Wafer Acceptance Test，WAT），WAT量測包含大多數(shù)使用器件的參數(shù)，如電阻器的阻值、MOS的柵極氧化層電容值、MOSFET的特性等。這些電性參數(shù)可以反應制程工藝是否正常，而掌握工藝對電性的影響更是制程研發(fā)的關鍵。

WAT處于一個芯片制造的什么位置

首先，咱們得知道芯片的制造流程。關于芯片的制造工藝，大家都知道隨著先進技術節(jié)點的發(fā)展，目前芯片的制造工序已經(jīng)達到上千道工序。而集成電路本身又是技術密集型和資金密集型的行業(yè)。所以，對于集成電路芯片制造的良率以及可靠性等內(nèi)容，是集成電路制造廠以及相關產(chǎn)業(yè)鏈角色極為關注的內(nèi)容。

參考簡維廷等人編著的《半導體制造中的質(zhì)量可靠性與創(chuàng)新》一書，咱們從可靠性以及良率的角度來看看WAT到底處于芯片制造流程中的哪一個環(huán)節(jié)。下圖即為從質(zhì)量與可靠性管理的角度來繪制的芯片制造主要流程。

圖片根據(jù)《半導體制造中的質(zhì)量可靠性與創(chuàng)新》一書插圖進行修改，紅色框線代表WAT所在位置

上圖中紅色框線所代表的內(nèi)容即為WAT。根據(jù)上述內(nèi)容即可以發(fā)現(xiàn)，芯片制造流程的主要干線為：原物料檢驗（Incoming Quality Assurance，IQA）、晶圓前段工藝（FEOL）監(jiān)控、晶圓后段工藝（BEOL）監(jiān)控、晶圓驗收測試（Wafer Acceptance Test，WAT）、晶圓出貨檢驗（Outgoing Quality Asurance，OQA）、晶圓良率測試（Chip Probing或Circuit Probing，CP）、芯片封裝工藝監(jiān)控、芯片最終測試（Final Test，F(xiàn)T）、芯片上板工藝監(jiān)控（On-board Test）、系統(tǒng)級測試（System Level Test，SLT）和終端用戶使用[4]。

主干線以上部分，是質(zhì)量與良率（Yield）管理中需要用到的主要系統(tǒng)和方法；主干線以下部分，則是可靠性管理工作中所要用到的主要手法及管理要點。

上圖中的主干線就是將芯片的制造分割為這些主要的過程，并且每個過程都有輸出的參數(shù)，用于監(jiān)控。主干線上下所列舉的，是在每一階段，質(zhì)量與可靠性管理所需要用到的重要系統(tǒng)和方法。實際上，監(jiān)控并不是越多越好、覆蓋越廣越好，一味地追求數(shù)據(jù)的完整性。因為任何生產(chǎn)都是需要考慮成本的，而監(jiān)控的數(shù)據(jù)越多，系統(tǒng)越龐雜，所需要投入的初始成本和運營成本也將越高。質(zhì)量與可靠性需要的是更合適、更先進的技術方法，能夠幫助企業(yè)提升產(chǎn)品質(zhì)量與可靠性的同時，達到提高成本利潤率的目的。

WAT是晶圓制造的一個重要站點，它是用來檢測（也稱檢驗）已經(jīng)制造完成的晶圓上，各種器件的各方面電學性能（Electrical Performance）是否滿足規(guī)格要求。如果某些重要參數(shù)沒有符合要求，晶圓將會被報廢，不會進入下一階段。

WAT簡介

WAT testkey

晶圓上用于收集WAT數(shù)據(jù)的測試結(jié)構(gòu)稱為WAT測試結(jié)構(gòu)（WAT testkey）[1]。WAT測試結(jié)構(gòu)并不是設計在實際產(chǎn)品芯片內(nèi)部的，因為設計在芯片內(nèi)部要占用額外的芯片面積，而額外的芯片面積會增加芯片的成本，芯片代工廠僅僅把WAT測試結(jié)構(gòu)設計在晶圓上芯片（die）之間的劃片槽（Scribe Line）。劃片槽的寬度可以從最小的60μm做到150μm，芯片代工廠依據(jù)芯片切割機器（Die Saw）的精度要求制定劃片槽的寬度設計要求，力求做到最小寬度及最小面積。

圖劃片槽中的WAT測試結(jié)構(gòu)

上圖所示為劃片槽中的WAT測試結(jié)構(gòu)，圖a是整塊晶圓產(chǎn)品上的芯片，每一個小格子代表一顆芯片；圖b是放大后的圖形，可以看到芯片間的劃片槽；圖c是顯微鏡下的芯片劃片槽，白色的方塊區(qū)域是頂層金屬窗口，通常稱為封裝金屬窗口（Bonding PAD），WAT測試結(jié)構(gòu)在PAD與PAD之間，很多不同的測試結(jié)構(gòu)組成一組測試模組，芯片代工廠會給每組測試模組定義一個名稱，每一片晶圓會包含很多這樣的不同的WAT測試模組。

WAT測試在大多數(shù)情況下，都是利用晶圓切割道（Scribe Lane）上專門設計的測試結(jié)構(gòu)（Test Pattern或Test Structure）完成的。通過這些測試結(jié)構(gòu)的組合和測試結(jié)果的分析，我們基本上可以監(jiān)控到晶圓制造的每一道工序。但是某些特殊的產(chǎn)品，如功率器件（Power IC），為了充分利用晶圓的面積，增加每片晶圓上晶粒的數(shù)目，會盡量壓縮切割道的面積，從而導致切割道太小，無法放置測試結(jié)構(gòu)。當然，這類產(chǎn)品的制造工藝和電路設計一般都比較簡單，所以不需要浪費面積設計測試結(jié)構(gòu)，而是可以通過直接測試晶粒來完成WAT。對它們來說，WAT測試項目和良率測試項目是相同的，所謂的WAT只是預先抽樣進行良率測試而已。有的時候甚至會選擇不做WAT，直接進行良率測試。在切割道上不放置WAT測試結(jié)構(gòu)的另外一個好處，是可以降低晶圓封裝時的切割難度。對于采用90nm 以下先進工藝制造的產(chǎn)品，切割道上測試結(jié)構(gòu)的設計會影響晶圓切割質(zhì)量的現(xiàn)象，已經(jīng)成為眾所周知的事情。在芯片與封裝交互作用的研究中，這也成為了一個重要的課題。液晶顯示器驅(qū)動芯片（Liquid Crystal Display Driver，LCD Driver）是另一類不會在切割道上放置測試結(jié)構(gòu)的產(chǎn)品。因其形狀又長又窄，而又不能預先減薄晶圓，所以在整體考慮質(zhì)量控制的策略之后，通常會選擇不在切割道上放置測試結(jié)構(gòu)。其實，很多的案例也表明，復雜的切割道測試結(jié)構(gòu)設計，不僅會給封裝切割帶來困難，同時也會給晶圓的制造帶來很多額外的風險。比如，因為負載效應（Loading Effect），切割道上大塊的銅金屬結(jié)構(gòu)會導致附近晶粒邊緣的銅線磨不均勻，而容易出現(xiàn)短路（Short）或者斷路（Open）。所以在設計WAT測試結(jié)構(gòu)的時候，要遵循一定的規(guī)則，同時也需要非常細心、謹慎[4]。

WAT測試結(jié)構(gòu)通常包含該工藝技術平臺所有的有源器件、無源器件和特定的隔離結(jié)構(gòu)。例如,有源器件包括MOS晶體管、寄生MOS晶體管、二極管和雙極型晶體管等，但是在標準的CMOS工藝技術中，僅僅把MOS晶體管和寄生MOS晶體管作為必要的WAT測試結(jié)構(gòu)，而二極管和雙極型晶體管是非必要的WAT測試結(jié)構(gòu)。無源器件包括方塊電阻、通孔接觸電阻、金屬導線電阻和電容等。隔離結(jié)構(gòu)包括有源區(qū)（AA）之間的隔離，多晶硅之間的隔離和金屬之間的隔離。WAT參數(shù)是指有源器件、無源器件和隔離結(jié)構(gòu)的電學特性參數(shù)[1]。

WAT測試是非常重要的，因為這是晶圓產(chǎn)品出貨前第一次經(jīng)過一套完整的電學特性測試流程，通過WAT數(shù)據(jù)來檢驗晶圓產(chǎn)品是否符合該工藝技術平臺的電性規(guī)格要求，以及工藝制造過程是否存在異常。

WAT數(shù)據(jù)有很多方面的用途，把它歸納為以下七大類：