IC設(shè)計(jì)中通?；谠O(shè)計(jì)時(shí)間線(xiàn)/業(yè)務(wù)線(xiàn)分為前端設(shè)計(jì)和后端實(shí)現(xiàn)，這個(gè)也是大家通常所能理解和接受的。類(lèi)似下圖

可以看到這里的FE/BE有一個(gè)明顯的橋接地帶，就是邏輯綜合（synthesis），所以在實(shí)際的公司業(yè)務(wù)部門(mén)分布上，會(huì)有下列三種情形存在：

• 將綜合部分會(huì)劃歸為前端
• 將綜合劃歸為后端
• 將綜合單獨(dú)出來(lái)，變?yōu)橹卸耍∕E：middle-end）

這里的三種方式筆者都有接觸，相對(duì)于不同業(yè)務(wù)各有優(yōu)缺點(diǎn)，但是從芯片的整體規(guī)模日益增大的趨勢(shì)下，第三種的情形未來(lái)應(yīng)該會(huì)越來(lái)越多

這個(gè)話(huà)題放到前幾年，可能還不是很敏感，從2020年開(kāi)始，國(guó)內(nèi)的初創(chuàng)公司多了很多，大部分都是BEless的模式。從保護(hù)自身核心利益出發(fā)，RTL代碼是不便于公開(kāi)的，所以采用網(wǎng)表交付就成為最優(yōu)解，上述基本流程變成了

公司的中端部門(mén)基本就是公司的對(duì)外數(shù)據(jù)交付部門(mén)了，所有的數(shù)據(jù)出口都是這里，后端外包團(tuán)隊(duì)的結(jié)果會(huì)直接去到FAB進(jìn)行TO。這里的中端組的權(quán)責(zé)就是：給外包團(tuán)隊(duì)提供數(shù)據(jù)和業(yè)務(wù)支撐，確保最終流片。

這種模式主要是服務(wù)于初創(chuàng)公司第一版的業(yè)務(wù)模式，快并且時(shí)間可控，費(fèi)用自然會(huì)高。當(dāng)然，簡(jiǎn)單的用一把資金能解決的問(wèn)題一定只是部分解決。這種模式里的傷與痛，也只有真正經(jīng)歷過(guò)的同學(xué)可以體會(huì)的到吧。這個(gè)流程也是一種中間產(chǎn)物，從業(yè)務(wù)收斂上講，最后還是會(huì)回歸本文的開(kāi)票所述的三種模式之一。

從結(jié)構(gòu)圖上看，中端猶如項(xiàng)目的腰（類(lèi)核心力量），承上而啟下，這個(gè)部位的帶寬一定要足，確保前后端無(wú)縫銜接，猶如連接兩個(gè)馬達(dá)之間的傳動(dòng)軸，一定是需要細(xì)心呵護(hù)和用心經(jīng)營(yíng)的。

隨著芯片規(guī)模和復(fù)雜的不斷地增大，前兩種模式通過(guò)類(lèi)似一種刷前端/后端機(jī)時(shí)的方式已經(jīng)很難在高速的發(fā)展中繼續(xù)跟進(jìn)了，專(zhuān)業(yè)的人做專(zhuān)業(yè)的事，獨(dú)立的中端部門(mén)可以很好的解決下面的問(wèn)題場(chǎng)景

• SDC質(zhì)量：不是不好，是不夠好
• 時(shí)鐘有，但是不全
• gen-clock都有，但是和master的關(guān)系不清楚
• clock的定義點(diǎn)不太合適
• CGU的寫(xiě)法對(duì)于后端實(shí)現(xiàn)的友好性
• DFT對(duì)SDC的影響考量
• clock 結(jié)構(gòu)優(yōu)化
• 使用MCP替換Falsepath
• IO約束的合理性
• 時(shí)鐘樹(shù)的重聚和細(xì)節(jié)（launch vs capture）
• 等等
• UPF的各種小issue
• load_upf可以，但是check_mv有error
• isolation/LS插入的質(zhì)量細(xì)節(jié)商榷
• power-domain/power-state的合并和優(yōu)化
• 對(duì)層次化設(shè)計(jì)的支持
• 全芯片rail的logic和physical的布局
• 等等

以上種種，看起來(lái)都什么大問(wèn)題，但是對(duì)于大芯片而言，哪個(gè)細(xì)節(jié)出問(wèn)題都是會(huì)導(dǎo)致大問(wèn)題。芯片設(shè)計(jì)是一個(gè)很難收斂的硬設(shè)計(jì)，要保證系統(tǒng)的穩(wěn)定性（stability），就必須降低/剪除系統(tǒng)的冗余性（Redundancy）/多義性（ambiguity）。這個(gè)特點(diǎn)對(duì)于靜態(tài)的時(shí)序分析和低功耗分析的挑戰(zhàn)尤甚，如果還是對(duì)此不太理解的話(huà)，可以想象一下RTL在跑linting的時(shí)候的信息量，就可以感知到靜態(tài)分析的威力了。

類(lèi)似的，對(duì)于綜合（DC/Genus），靜態(tài)時(shí)序分析（PT/Tempus），低功耗分析（vclp/LEC_low-power）的各種信息分類(lèi)：info，warning和error（嚴(yán)格上講，error是需要全部消滅的），也是需要中端團(tuán)隊(duì)查驗(yàn)的，

中端的任務(wù)是平抑前后端的差異，最終的服務(wù)對(duì)象還是后端團(tuán)隊(duì)，這里有一些簡(jiǎn)單的案例可以分享給大家，可能一點(diǎn)點(diǎn)的工作，就可以讓后端的實(shí)施變得平滑通過(guò)是提高項(xiàng)目靜態(tài)質(zhì)量。

時(shí)鐘的定義點(diǎn)必須是leaf cell的output pin：有時(shí)候?yàn)榱朔奖?，前端?huì)把時(shí)鐘的點(diǎn)位定義點(diǎn)放到CGU的一個(gè)hierarchy的輸出pin，這樣很容易下約束，但是會(huì)面臨port punch的挑戰(zhàn)，最慘代價(jià)就是在BE側(cè)，導(dǎo)致這個(gè)時(shí)鐘丟失。

綜合view

APR cts view

這個(gè)情形，clock_out依然是一個(gè)clock point，但是由于APR 工具的push port，這個(gè)點(diǎn)依然是有clock 屬性，但是卻沒(méi)法真實(shí)的驅(qū)動(dòng)后面的邏輯了，也就相當(dāng)于把這個(gè)clock弄丟了。

時(shí)鐘的定義點(diǎn)需要尊重原著：有時(shí)候，clock是從外部的PAD進(jìn)來(lái)的，但是由于PAD都是雙向口，那么進(jìn)來(lái)的那一支一定是固定的pin，可能會(huì)有同學(xué)用這個(gè)點(diǎn)定義clock， 譬如這里的C pin

這個(gè)從原理上講，沒(méi)有問(wèn)題，但是卻沒(méi)有精確反應(yīng)實(shí)際情形，有實(shí)際的風(fēng)險(xiǎn)，真實(shí)且正確的定義是這樣的：

這樣做是有它的道理的，不僅僅是點(diǎn)位的問(wèn)題，一起看一下下圖

可以看到，從PAD進(jìn)到C的timing arc在rise和falling的線(xiàn)性度不是非常一致，這里在核算min-pulse width之類(lèi)問(wèn)題的時(shí)候，結(jié)果會(huì)比之前定義到C點(diǎn)上要悲觀(guān)很多；如果定義到C點(diǎn)，會(huì)導(dǎo)致sign-off樂(lè)觀(guān)，往往芯片最怕樂(lè)觀(guān)，這種木桶效應(yīng)的傷害，都是每個(gè)經(jīng)歷者的終身遺憾??！所以這里的clock的定義點(diǎn)需要修正到PAD上。