兩大聯(lián)盟攜手會(huì)帶來(lái)怎樣的行業(yè)變局？

JEDEC 固態(tài)技術(shù)協(xié)會(huì)?和?Compute Express Link??(CXL)聯(lián)盟今天宣布簽署合作備忘錄，正式確定兩個(gè)組織之間的合作。該協(xié)議概述了一個(gè)聯(lián)合工作組的形成，以提供一個(gè)促進(jìn)信息、要求、建議和請(qǐng)求的交流和共享的論壇，目的是這種信息交流將有助于每個(gè)組織制定的標(biāo)準(zhǔn)相互增強(qiáng)。

CXL 聯(lián)盟總裁 Siamak Tavallaei 表示：“JEDEC 和 CXL 聯(lián)盟之間的合作備忘錄將建立一個(gè)持續(xù)溝通的框架，以協(xié)調(diào)兩個(gè)組織之間的未來(lái)努力。聯(lián)合工作組將就外形尺寸、管理、安全以及 DRAM 和其他內(nèi)存技術(shù)的有用解決方案展開(kāi)合作?！?/p>

JEDEC 主席 Mian Quddus表示“在數(shù)十家行業(yè)領(lǐng)先公司的支持下，此次合作將幫助兩個(gè)組織優(yōu)化我們各自標(biāo)準(zhǔn)的開(kāi)發(fā)，并將支持 JEDEC 目前專注于創(chuàng)建針對(duì) CXL 連接的內(nèi)存模塊和組件的精選標(biāo)準(zhǔn)?！?/p>

CXL聯(lián)盟：CXL技術(shù)

CXL是英特爾推出的標(biāo)準(zhǔn)。在2019年，英特爾推出了CXL。CXL是高度中央處理器到設(shè)備和CPU到內(nèi)存鏈接的開(kāi)放標(biāo)準(zhǔn)。其推出的目的在于簡(jiǎn)化加速器和內(nèi)存擴(kuò)展的互連和可擴(kuò)展性。CXL聯(lián)盟的創(chuàng)始成員包括：英特爾、阿里巴巴、華為、思科、facebook、谷歌、惠普和微軟等。 在三年內(nèi)，CXL合并了Gen-Z聯(lián)盟，還擴(kuò)展出超過(guò)165個(gè)成員，幾乎涵蓋了所有主要的CPU、GPU、內(nèi)存、存儲(chǔ)和網(wǎng)絡(luò)設(shè)備制造商。CXL的成員數(shù)量大大超過(guò)了其他一致的互連標(biāo)準(zhǔn)，如CCIX和Open CAPI。

JEDEC聯(lián)盟：DDR技術(shù)

JEDEC固態(tài)技術(shù)協(xié)會(huì)（JEDEC Solid State Technology Association）是固態(tài)及半導(dǎo)體工業(yè)界的一個(gè)標(biāo)準(zhǔn)化組織，它由約300家公司成員組成，約3300名技術(shù)人員通過(guò)50個(gè)不同的委員會(huì)運(yùn)作，制定固態(tài)電子方面的工業(yè)標(biāo)準(zhǔn)。

JEDEC于2020年7月發(fā)布了JESD79-5 DDR5 SDRAM 標(biāo)準(zhǔn)，并于 2021 年 10 月發(fā)布了更新版 JESD79-5A。該標(biāo)準(zhǔn)滿足了密集型云和企業(yè)數(shù)據(jù)中心應(yīng)用驅(qū)動(dòng)的需求，為開(kāi)發(fā)人員提供了兩倍的性能并大大提高了電源效率。

CXL+DDR=？

CXL利用PCIe 5.0 物理層基礎(chǔ)架構(gòu)和 PCIe 替代協(xié)議來(lái)滿足高性能計(jì)算工作負(fù)載的需求。系統(tǒng)實(shí)施者傳統(tǒng)上尋求主機(jī)處理器支持更多并行 DDR 接口，以解決計(jì)算內(nèi)存帶寬和容量需求的增加。由于每個(gè) CPU 插槽可用的 DDR 接口數(shù)量有限，許多應(yīng)用程序的內(nèi)存帶寬需求增長(zhǎng)速度快于可用內(nèi)存帶寬。這導(dǎo)致帶寬限制和每個(gè) CPU 內(nèi)核的內(nèi)存延遲增加。與具有 380 個(gè)引腳的 DDR5 接口提供 32GB/s 帶寬相比，CXL 內(nèi)存控制器可以提供相同或更高的帶寬，利用 x8 或 x16 CXL 通道分別提供 32GB/s 或 64GB/s 帶寬。CXL 串行連接存儲(chǔ)器可用于緩解當(dāng)今解決方案的帶寬限制。

使用并行內(nèi)存解決方案的傳統(tǒng)服務(wù)器架構(gòu)無(wú)法很好地提供靈活性來(lái)解決不同應(yīng)用程序工作負(fù)載的不同內(nèi)存和帶寬需求。今天的主機(jī)處理器（CPU、GPU 和 SoC）被鎖定到特定的內(nèi)存接口類型。CXL 通過(guò)利用主機(jī)處理器上可用的 PCIe 通道連接到各種內(nèi)存接口來(lái)實(shí)現(xiàn)內(nèi)存介質(zhì)獨(dú)立性。CXL 內(nèi)存控制器可以設(shè)計(jì)為支持不同的內(nèi)存類型，例如 DDR4、DDR5 甚至持久內(nèi)存或存儲(chǔ)類內(nèi)存，以解決不同的應(yīng)用程序工作負(fù)載和成本要求。

并行內(nèi)存 DIMM 也帶來(lái)了挑戰(zhàn)，因?yàn)樗鼈儾荒芴峁┚?xì)的容量粒度。服務(wù)器的容量可能超過(guò)應(yīng)用程序所需的容量，導(dǎo)致由于未使用的內(nèi)存容量而導(dǎo)致更高的成本。CXL 內(nèi)存控制器提供的靈活性為提供比傳統(tǒng) DIMM 更精細(xì)的容量粒度提供了選擇，允許系統(tǒng)實(shí)施者調(diào)整內(nèi)存容量以適應(yīng)其應(yīng)用并降低成本。此外，新的 CXL 實(shí)現(xiàn)可能會(huì)實(shí)現(xiàn)新的外形尺寸，包括 CXL 內(nèi)存模塊和內(nèi)存驅(qū)動(dòng)器。

存儲(chǔ)器容量和帶寬方面的需求得不到滿足，正在推動(dòng)現(xiàn)有存儲(chǔ)器技術(shù)突破藩籬。由于現(xiàn)有常規(guī) DRAM 設(shè)計(jì)的局限，使存儲(chǔ)器容量的擴(kuò)展難以突破既定量級(jí)，因此需要全新的存儲(chǔ)器接口技術(shù)。此外，人工智能和大數(shù)據(jù)的興起推動(dòng)了異構(gòu)計(jì)算的潮流，多個(gè)不同類型的處理器能夠并行處理大量數(shù)據(jù)。CXL的一個(gè)重要優(yōu)勢(shì)是將內(nèi)存帶寬和/或容量擴(kuò)展到主機(jī)處理器的原生 DDR 內(nèi)存通道允許的范圍之外。此前數(shù)據(jù)中心的業(yè)內(nèi)人士就表示期望 CXL 端點(diǎn)設(shè)備具有本地 DDR 內(nèi)存控制器。此前，三星推出了“業(yè)界第一個(gè)支持新的CXL互連標(biāo)準(zhǔn)的同時(shí)集成三星的DDR5技術(shù)的內(nèi)存擴(kuò)展器。

而通過(guò)本次與JEDEC在DDR方面取得合作將給內(nèi)存行業(yè)帶來(lái)新的轉(zhuǎn)機(jī)。

編輯：黃飛

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