在 SoC 上集成更多功能的難度越來(lái)越大，這促使著整個(gè)芯片行業(yè)對(duì)新封裝方法的探索，其中既有更復(fù)雜的集成 SoC，也有多芯片封裝等形式的先進(jìn)封裝。

截至目前，這一領(lǐng)域的大部分工作都是高度定制化的。但隨著先進(jìn)封裝日益主流，差距也在開(kāi)始出現(xiàn)。

“IC 封裝在過(guò)去 10 年中取得了非常顯著的進(jìn)展，但 IC 封裝今天所能應(yīng)對(duì)的復(fù)雜度還相當(dāng)有限?！?a href="http://www.makelele.cn/v/tag/1053/" target="_blank">eda2asic Consulting 總裁 Herb Reiter 說(shuō)，“正如我們所見(jiàn)，價(jià)值創(chuàng)造正越來(lái)越多地轉(zhuǎn)向封裝而且封裝與硅方面的合作也越來(lái)越多，我們遇到了一個(gè)讓人頭疼的大問(wèn)題，因?yàn)槟壳斑€沒(méi)有什么 die-封裝聯(lián)合設(shè)計(jì)流程。從硅領(lǐng)域向封裝領(lǐng)域輸送信息是非常困難的，而硅領(lǐng)域要從封裝領(lǐng)域獲取反饋信息甚至還要更加困難，但這樣才能聯(lián)合優(yōu)化這兩個(gè)領(lǐng)域。”

圖 1：超越摩爾定律，來(lái)自 Cadence

要取得成功，封裝必須接近由摩爾定律擴(kuò)展所帶來(lái)的 PRA 收益，而更快的上市時(shí)間還能帶來(lái)額外的收益。

“但隨著工程開(kāi)發(fā)團(tuán)隊(duì)成功實(shí)現(xiàn)這些多 die 異構(gòu)設(shè)計(jì)，在一個(gè)封裝中放入更多內(nèi)容的難度也會(huì)越來(lái)越大?！?a href="http://www.makelele.cn/tags/西門子/" target="_blank">西門子一個(gè)業(yè)務(wù)部門 Mentor 的產(chǎn)品營(yíng)銷經(jīng)理 Keith Felton 表示，“在紙面上這看起來(lái)很合情合理。你可以混合技術(shù)節(jié)點(diǎn)、工藝，你可以將具有不同功能的不同異構(gòu)芯片放到一起，將它們與 interposer 一起組合到同一個(gè)封裝中，然后基本上你就得到了一個(gè)非常好的可工作的子系統(tǒng)，而且?guī)缀蹙拖袷窃趩蝹€(gè) SoC 中一樣高效。理論上，這僅需遠(yuǎn)遠(yuǎn)更低的成本和風(fēng)險(xiǎn)就能接近 SoC 的性能表現(xiàn)。它的面積會(huì)多一點(diǎn)點(diǎn)，高度也會(huì)多一點(diǎn)點(diǎn)，但現(xiàn)在他們正在解決這些問(wèn)題?！?/p>

他們想在每個(gè)方面都能趕上?！吧踔?a href="http://www.makelele.cn/tags/英特爾/" target="_blank">英特爾也脫離了更小更小更小的‘經(jīng)典’摩爾定律算法，因?yàn)檫@個(gè)東西沒(méi)效了?！監(jiān)ptimal+ 全球營(yíng)銷副總裁 David Park 表示，“他們做的是開(kāi)始進(jìn)軍多芯片封裝、多芯片模塊，因?yàn)檫@比試圖將所有東西都放在 28nm 等節(jié)點(diǎn)上要容易得多?！覀儠?huì)將數(shù)字邏輯放在 28nm，但讓模擬部分留在 45nm，因?yàn)檫@樣效果很好，然后我們會(huì)在基板上將它們連接起來(lái)。’這差不多就是人們繞過(guò)摩爾定律的方式——通過(guò)某種類型的 interposer 將多個(gè)芯片組合到一起。這樣他們就能將具有收益的小特征尺寸和能提供更高魯棒性和質(zhì)量的更大特征尺寸組合到一起?！?/p>

圖 2：英特爾的 EMIB 方法，來(lái)自英特爾

集成方面的問(wèn)題

盡管這項(xiàng)工藝的細(xì)節(jié)設(shè)計(jì)和布局部分已經(jīng)得到了很好的理解，但要將芯片與 interposer 放到一起并找到正確的連接方法卻并不輕松?！斑^(guò)去這通常是在紙面上完成的，還有每個(gè)人都在談的 bump ball spreadsheet，這是這個(gè)工藝的代名詞?！盕elton 說(shuō)，“但這是靜態(tài)文檔，不是真正的設(shè)計(jì)工具。它們無(wú)助于你了解其中的權(quán)衡。它們不會(huì)給你的連接是否正確提供任何反饋。它們只是記錄了你按順序做的事情的文檔，以便你能將其提供給別人，所以它們只是靜態(tài)的文檔，實(shí)際沒(méi)什么用。盡管可能看起來(lái)很不錯(cuò)，但從信號(hào)集成的角度和熱分析的角度看，這可能是無(wú)效的?！?/p>

一旦物理布局完成，就要驗(yàn)證設(shè)計(jì)，這又會(huì)增加潛在的雷區(qū)。如果一開(kāi)始就在邏輯連接各個(gè)部分之間出了錯(cuò)，當(dāng)你進(jìn)入最后的設(shè)計(jì)階段并在驗(yàn)證過(guò)程中發(fā)現(xiàn)問(wèn)題時(shí)，就會(huì)需要大量返工。Felton 說(shuō)：“如果你和你的代工廠和 OSAT 鎖定了生產(chǎn)時(shí)間，這就會(huì)變得非常困難。你實(shí)際上就會(huì)錯(cuò)過(guò)他們的生產(chǎn)計(jì)劃安排?！?/p>

為了避免這些問(wèn)題，一些設(shè)計(jì)團(tuán)隊(duì)已經(jīng)開(kāi)始關(guān)注在系統(tǒng)層面上創(chuàng)造前期設(shè)計(jì)原型——基本上就是創(chuàng)造整個(gè)設(shè)計(jì)的數(shù)字模型。這讓他們可以從頂部 die 一直到 package ball 或甚至到印制電路板上一路跟蹤導(dǎo)通性，而且也可以在該模型上修改設(shè)計(jì)，然后將其送入仿真工具。但從多個(gè)來(lái)源組合數(shù)據(jù)以構(gòu)建整個(gè)封裝結(jié)構(gòu)的邏輯原型并不是簡(jiǎn)單的工作。

Felton 說(shuō)：“即使你是一家無(wú)晶圓廠半導(dǎo)體公司，你也不需要設(shè)計(jì)放入設(shè)備的所有芯片。你可能會(huì)從一些公司那里得到內(nèi)存堆棧或 memory cube，你可能會(huì)使用你自己設(shè)計(jì)的處理器或微控制器，但也會(huì)使用其它現(xiàn)成可用的器件。通常你需要 Verilog 網(wǎng)表（netlist）這樣的東西，你也需要其它 die 的某種形式的 footprint 模型，實(shí)體 footprint 通常是以 GDS 形式提供的。你可能會(huì)得到一個(gè) SPICE 網(wǎng)表或一個(gè) Verilog 頂級(jí)網(wǎng)表，但你還是要將所有這些組合到一起并且保證你的組合方式是正確的。”

此外，針對(duì)這些組合到一起的單個(gè)器件的邏輯模型，必須為這種物理數(shù)字模型進(jìn)行布局與原理圖驗(yàn)證。

一旦創(chuàng)造出了驗(yàn)證過(guò)的模型并且得到了正確的邏輯驗(yàn)證，那就有可能開(kāi)始要在 die 的封裝方式上做一些權(quán)衡——用并排結(jié)構(gòu)還是垂直結(jié)構(gòu)、應(yīng)該使用什么類型的封裝和互連。

Felton 說(shuō)：“一些人試圖使用原理圖捕獲（schematic capture）。他們?cè)噲D繪制符號(hào)來(lái)表示 die，他們?cè)噲D導(dǎo)入 Verilog 網(wǎng)表作為 die 的主體。然后他們會(huì)在上面連接外部端口。你又帶來(lái)了另一層不正確連接的風(fēng)險(xiǎn)。這有很大的風(fēng)險(xiǎn)。也可能有好處，你可以將其看作是一副生動(dòng)的原理圖，這可能對(duì)工程師而言非常有用。但將不同的數(shù)據(jù)部分放到一起，正確連接，然后以此為基礎(chǔ)向前發(fā)展，這個(gè)過(guò)程中存在非常多的風(fēng)險(xiǎn)。通常他們會(huì)發(fā)現(xiàn)，在他們進(jìn)入實(shí)體設(shè)計(jì)階段時(shí)會(huì)有 LVS 錯(cuò)誤，所以他們必須返回去調(diào)試這個(gè)錯(cuò)誤出現(xiàn)的確切位置。是不是原來(lái)的 Verilog 網(wǎng)絡(luò)不正確，還是在構(gòu)建原理圖時(shí) Verilog 端口映射得不對(duì)？人們已經(jīng)試過(guò)使用原理圖了，但這沒(méi)法提供任何實(shí)體方面的理解，因?yàn)檫@是平面的靜態(tài)的，沒(méi)法說(shuō)明在 3D 情況的狀況?！?/p>

人類因素

說(shuō)服設(shè)計(jì)工程師使用新方法也并不容易。

Felton 說(shuō)：“如果你看看我們今天的客戶，我可以說(shuō)有 30% 在嘗試使用新方法，但這要在設(shè)計(jì)工藝和設(shè)計(jì)流程上做根本性的改變。首先，你需要讓這些設(shè)計(jì)師用那種方式思考，這可能需要時(shí)間。他們已經(jīng)知道該怎么做一些事了。他們知道這并不完美，但是有效。而且他們知道在任何不得不改變的時(shí)候，都只會(huì)帶來(lái)更大的風(fēng)險(xiǎn)，所以他們會(huì)后撤，直到他們解決這個(gè)問(wèn)題或遭遇災(zāi)難性的失敗。”

另外設(shè)計(jì)和封裝團(tuán)隊(duì)往往工作在不同的管理層面上。這些團(tuán)隊(duì)往往會(huì)被人為地拉入一個(gè)組，這么做并不總是很有用的，因?yàn)檫@個(gè)組中的人往往分散在世界的不同地理位置。這里的關(guān)鍵是要能安全地來(lái)回傳遞設(shè)計(jì)的改變和模型。

通過(guò)為他們定義一種更好更智能的數(shù)據(jù)交換流程，很多公司才能采用這種方法，而不是迫使他們的團(tuán)隊(duì)聚到一起或處在同樣的管理結(jié)構(gòu)層次中。而這又會(huì)真正落入到所有數(shù)據(jù)的產(chǎn)品生命周期管理中。

“在 SoC 設(shè)計(jì)領(lǐng)域的 IC 方面，我們喜歡說(shuō)這是一個(gè)幸福大家庭?！盡entor 技術(shù)營(yíng)銷工程師 John Ferguson 說(shuō)，“但實(shí)際并不是。其中有很多溝通問(wèn)題。我們有一些設(shè)計(jì)團(tuán)隊(duì)在研究不同的 IP 模塊，與此同時(shí)還有其他一些人在研究如何將這些 IP 在 SoC 中連接到一起。而且即使有最好的意圖，也不會(huì)百分之百正確，很大程度上是因?yàn)樗麄兪歉髯詾閼?zhàn)的團(tuán)隊(duì)。一般他們會(huì)在開(kāi)始時(shí)聚在一起研究出規(guī)格，似乎每個(gè)人都想主導(dǎo)并且認(rèn)為他們做的事別人都同意。但是之后你會(huì)發(fā)現(xiàn)中間會(huì)有些溝通不暢。我認(rèn)為這種情況并不會(huì)真正改變。關(guān)于誰(shuí)在做什么、誰(shuí)負(fù)責(zé)什么以及怎么溝通上都一直不會(huì)連貫一致。”

圖 3：先進(jìn)封裝的現(xiàn)有流程，來(lái)自 Cadence

而且隨著先進(jìn)封裝的發(fā)展，難度還會(huì)越來(lái)越大。

“項(xiàng)目規(guī)模越大，讓人們合作的難度也就越大。”Flex Logix CEO Geoff Tate 說(shuō)，“單個(gè)芯片設(shè)計(jì)團(tuán)隊(duì)可能會(huì)有數(shù)百人，而封裝團(tuán)隊(duì)可能在另一個(gè)樓層或另一棟樓里——或者另一個(gè)城市。所以當(dāng)所有東西都變得非常大非常專業(yè)化時(shí)，緊密合作的能力就會(huì)下降。在一起緊密工作的團(tuán)隊(duì)總是有益的。在團(tuán)隊(duì)規(guī)模非常大的時(shí)候，這事兒就會(huì)非常難。當(dāng)你的樓里面有 500 人時(shí)，你就沒(méi)法讓他們一起緊密工作。其中一些會(huì)在一起緊密工作，另一些則分散在不同的多個(gè)樓層。當(dāng)你的團(tuán)隊(duì)很大的時(shí)候，就會(huì)遇到組織上難題?！?/p>

不過(guò)，也可能會(huì)出現(xiàn)變化。Cadence 的 IC 封裝和跨平臺(tái)解決方案產(chǎn)品管理總監(jiān) John Park 說(shuō)芯片設(shè)計(jì)團(tuán)隊(duì)、封裝設(shè)計(jì)團(tuán)隊(duì)甚至電路板設(shè)計(jì)團(tuán)隊(duì)都已經(jīng)開(kāi)始更緊密的合作了。他說(shuō)過(guò)去 7 或 8 年來(lái)大型的半導(dǎo)體公司都是這樣。

直到最近，他們的合作還基本上沒(méi)有在信息協(xié)同設(shè)計(jì)流程中共享 EDA 工具、微軟 Visio 制圖、PowerPoint 幻燈片、Excel 電子表格、電子郵件和白板制圖。

“但至少他們已經(jīng)認(rèn)識(shí)到他們不能只設(shè)計(jì)一塊芯片然后就扔過(guò)墻壁給設(shè)計(jì)團(tuán)隊(duì)，然后讓他們處理各種問(wèn)題，然后再扔過(guò)墻給電路板設(shè)計(jì)團(tuán)隊(duì)?！盤ark 說(shuō)，“所有的大公司都意識(shí)到這種方法已經(jīng)不再可行。事實(shí)上，英特爾在 7 或 8 年前就在一場(chǎng)會(huì)議上做了一篇論文說(shuō)他們正在使用那種方法，這使得他們的封裝成本高于他們的芯片成本。很顯然這殺死了這個(gè)項(xiàng)目。英特爾是這一趨勢(shì)的最早采用者之一，這個(gè)行業(yè)中很多人都說(shuō)這是‘探路’，其中許多做芯片的人和做封裝的人甚至做電路板的人都開(kāi)始在芯片流程早期進(jìn)行合作，同時(shí)規(guī)劃應(yīng)該以什么封裝技術(shù)為目標(biāo)進(jìn)行設(shè)計(jì)”

展望未來(lái)，對(duì) 3D 堆疊的興趣和采用肯定會(huì)在半導(dǎo)體系統(tǒng)上帶來(lái)更大的價(jià)值，并為 3D 堆疊上智能分區(qū)能力等 EDA 創(chuàng)新帶來(lái)機(jī)會(huì)。Park 說(shuō)：“這不只是為了在單個(gè)技術(shù)上規(guī)劃單個(gè)芯片。它也可以在一個(gè)堆疊上做三個(gè)芯片的智能布局規(guī)劃，以便根據(jù)產(chǎn)生熱量和電氣性能等要求，確定哪個(gè)模塊應(yīng)該位于堆疊中的哪塊芯片上。這是一個(gè)有價(jià)值的領(lǐng)域。這幾乎就像是引入芯片的 RTL 描述，但可以用于每個(gè)垂直堆疊中的 2 個(gè)或 3 個(gè)芯片?！?/p>