半導(dǎo)體制造業(yè)的進(jìn)步是主要原因因?yàn)?a target="_blank">FPGA越來(lái)越受歡迎。只要工程師只使用PLD或FPGA來(lái)實(shí)現(xiàn)相對(duì)簡(jiǎn)單的膠合邏輯電路，使用提供更大靈活性和更低成本成本的ASIC器件就是在IC上實(shí)現(xiàn)特定功能的唯一解決方案。 FPGA供應(yīng)商現(xiàn)在正在制造130納米和90納米半間距尺寸的器件。這些器件不僅使設(shè)計(jì)人員能夠?qū)崿F(xiàn)需要超過(guò)一百萬(wàn)個(gè)邏輯門的電路，而且還提供豐富的IP(知識(shí)產(chǎn)權(quán))內(nèi)核庫(kù)存，從而減少開(kāi)發(fā)時(shí)間和成本。同時(shí)，采用相同的130和90納米技術(shù)制造的ASIC器件的NRE(非重復(fù)工程)成本也大幅上升。需要一套新掩碼的錯(cuò)誤很容易花費(fèi)25萬(wàn)到100萬(wàn)美元，具體取決于錯(cuò)誤的嚴(yán)重程度。

因此，管理人員經(jīng)常選擇使用FPGA設(shè)備，無(wú)論是產(chǎn)品的整個(gè)生命周期，如果應(yīng)用程序只需要幾萬(wàn)個(gè)設(shè)備，或者用于原型設(shè)計(jì)和數(shù)量增加。一旦批量生產(chǎn)表明設(shè)計(jì)穩(wěn)定，工程師就可以將設(shè)計(jì)移植到ASIC設(shè)備上。移植通常很容易，因?yàn)樵诖蠖鄶?shù)應(yīng)用中，工程師不會(huì)利用器件的現(xiàn)場(chǎng)可編程性，這是將這些器件與PLD區(qū)分開(kāi)來(lái)的主要特征。 FPGA器件很有吸引力，因?yàn)樾薷膶?shí)現(xiàn)的成本實(shí)際上等于工程開(kāi)發(fā)成本。因此，它們?cè)试S工程師使用有吸引力的調(diào)試方法，尤其是在嵌入式系統(tǒng)中，其中硬件和軟件的集成需要盡可能早的開(kāi)發(fā)周期中的硬件原型。 FPGA架構(gòu)中缺少標(biāo)準(zhǔn)微處理器內(nèi)核嚴(yán)重阻礙了工程師將這些器件用于嵌入式軟件應(yīng)用。但是，從130納米工藝節(jié)點(diǎn)開(kāi)始，Altera和Xilinx都提供了微處理器內(nèi)核，而ARM也在為FPGA量身定制的庫(kù)中提供了許多標(biāo)準(zhǔn)微處理器內(nèi)核。設(shè)計(jì)人員還需要一個(gè)協(xié)處理器和外設(shè)IP核庫(kù)，以使用FPGA器件實(shí)現(xiàn)真正的SOC(片上系統(tǒng))產(chǎn)品(參見(jiàn)附文“嵌入式軟件和FPGA：黃金時(shí)段的合作伙伴關(guān)系”)。

來(lái)自FPGA供應(yīng)商的今天產(chǎn)品的密度和速度使IP供應(yīng)商確信將其產(chǎn)品移植到FPGA。 DSP核心和圖形顯示核心正在變得可用。當(dāng)然，內(nèi)核和專有邏輯塊必須在設(shè)備內(nèi)相互通信，而工程師直到最近才使用總線實(shí)現(xiàn)此任務(wù)。所有三種流行的微處理器內(nèi)核 - 來(lái)自Altera的Nios和ARM922T(通過(guò)與ARM的許可協(xié)議)和來(lái)自Xilinx的PowerPC(通過(guò)與IBM的許可協(xié)議) - 使用標(biāo)準(zhǔn)總線。但是，在核心之間傳輸數(shù)據(jù)和控制信息所需的速度激發(fā)了Nallatech為FPGA開(kāi)發(fā)更快的通信方法。

系統(tǒng)通信可能消耗多達(dá)80%的應(yīng)用程序根據(jù)Nallatech的系統(tǒng)應(yīng)用工程師Craig Sanderson的說(shuō)法，開(kāi)發(fā)時(shí)間。用于FPGA計(jì)算應(yīng)用的Dimetalk通信開(kāi)發(fā)工具使開(kāi)發(fā)人員能夠部署基于分組的網(wǎng)絡(luò)，該網(wǎng)絡(luò)可以跨越使用多個(gè)FPGA的系統(tǒng)。設(shè)計(jì)人員可以在網(wǎng)絡(luò)中的任何位置部署接口節(jié)點(diǎn)，也可以插入塊以與外部接口進(jìn)行通信。

廣泛使用FPGA進(jìn)行系統(tǒng)設(shè)計(jì)的最大障礙是他們的單位成本。即使是大批量生產(chǎn)，一個(gè)FPGA器件的成本也高于ASIC或結(jié)構(gòu)化ASIC技術(shù)中實(shí)現(xiàn)的相同設(shè)計(jì)的成本。但越來(lái)越多的是，制造過(guò)程中零件的單位成本在整體產(chǎn)品成本方程中失去意義，因?yàn)榕c每種新的可用工藝技術(shù)相關(guān)的開(kāi)發(fā)成本和與失去的市場(chǎng)機(jī)會(huì)相關(guān)的成本至少升級(jí)了一個(gè)數(shù)量級(jí)。與此同時(shí)，ASIC和FPGA之間器件單位成本的差異正在變小。

供應(yīng)商提供的工具

自6月以來(lái)，Actel， Altera，Lattice和Xilinx都推出了新版本的軟件。所有FPGA供應(yīng)商都在其產(chǎn)品中捆綁第三方軟件。 EDA供應(yīng)商為FPGA供應(yīng)商提供定制版本的產(chǎn)品，這些產(chǎn)品通常不提供原始工具的所有功能和功能，因?yàn)镕PGA供應(yīng)商以更低的價(jià)格提供他們的工具。

Actel的理念是將資源集中在布局和布線的后端流程上，這需要對(duì)架構(gòu)有深入，清晰的理解。 Actel是1994年引入FPGA靜態(tài)時(shí)序分析的領(lǐng)導(dǎo)者，幫助設(shè)計(jì)人員在將設(shè)計(jì)提交到芯片之前實(shí)現(xiàn)時(shí)序收斂。該公司與傳統(tǒng)的EDA供應(yīng)商合作，提供前端工具，如Mentor Graphics的ModelSim邏輯模擬器，Synplicity的邏輯綜合Synplify和用于物理綜合的Magma's Palace。它集成了Libero IDE(集成設(shè)計(jì)環(huán)境)中的工具，根據(jù)客戶需求提供三種配置，售價(jià)為595美元至2595美元。 FPGA開(kāi)發(fā)的設(shè)計(jì)流程變得復(fù)雜(圖1)。對(duì)于喜歡使用自己的EDA工具的設(shè)計(jì)師，Actel的Designer包括布局布線工具以及靜態(tài)時(shí)序分析產(chǎn)品。

Altera通過(guò)CD和基于Web的產(chǎn)品為其客戶提供Quartus II軟件。 Web產(chǎn)品為用戶提供150天后過(guò)期的許可證，并且不支持所有Altera設(shè)備。 Altera自成立以來(lái)投入了大量資金開(kāi)發(fā)和支持自己的設(shè)計(jì)工具。它內(nèi)部開(kāi)發(fā)了FPGA開(kāi)發(fā)流程中的幾乎所有工具，包括邏輯和物理綜合工具。它認(rèn)為，當(dāng)FPGA供應(yīng)商為新產(chǎn)品開(kāi)發(fā)架構(gòu)和綜合工具時(shí)，與沒(méi)有合成技術(shù)知識(shí)相比，它可以更好地了解優(yōu)化器件結(jié)構(gòu)的最佳方法。邏輯仿真是Altera專門使用第三方產(chǎn)品的唯一領(lǐng)域。 Quartus II提供了Altera版本的Mentor Graphics的ModelSim，但也支持Cadence的Incisive仿真平臺(tái)。您還可以使用Synplicity和Synopsys中的工具以及Quartus II中提供的工具。最新版本的Quartus II引入了時(shí)序和資源優(yōu)化功能，以指導(dǎo)用戶在設(shè)計(jì)周期中使用。在使用嵌入式邏輯分析儀查看器SignalTap II進(jìn)行調(diào)試時(shí)，工程師也會(huì)獲得幫助。 Quartus II軟件可以獲得2000美元的年度訂購(gòu)許可。

萊迪思半導(dǎo)體發(fā)布了ispLever設(shè)計(jì)工具套件4.1版。它包括將可編程邏輯設(shè)計(jì)從概念到實(shí)現(xiàn)的所有工具。它包括用于設(shè)計(jì)輸入，項(xiàng)目管理，設(shè)計(jì)擬合，布局布線，布局規(guī)劃，器件編程和片上邏輯分析的工具。工程師可以選擇Synplicity或Mentor的合成產(chǎn)品，也可以獲得針對(duì)基于萊迪思的設(shè)計(jì)定制的ModelSim版本。萊迪思還提供自己的功能模擬器。 ispLever的定價(jià)從995美元開(kāi)始。

Xilinx是另一家在EDA工具開(kāi)發(fā)方面投入了大量資金的FPGA供應(yīng)商;設(shè)計(jì)人員可以從ISE設(shè)計(jì)工具的五種配置中進(jìn)行選擇。該公司最近使用6.3i版更新了其ISE開(kāi)發(fā)環(huán)境，該版本支持FPGA用戶完整的前端到后端流程。在前端，ISE包括Pace和ISE Floorplanner布局規(guī)劃工具。 Xilinx還收購(gòu)了Hier Design，現(xiàn)在提供RTL平面圖Plan Ahead作為ISE客戶的獨(dú)立可購(gòu)買選項(xiàng)。工程師可以使用ModelSim或Synopsys Verilog模擬器和ISE。 Project Navigator是ISE的主要任務(wù)管理器，它允許用戶配置和驅(qū)動(dòng)設(shè)計(jì)實(shí)現(xiàn)。 ISE提供了Xilinx內(nèi)部開(kāi)發(fā)的綜合工具，但Synplicity，Mentor和Synopsys也提供了工程師可以與ISE結(jié)合使用的綜合工具。 ISE的五種配置價(jià)格從免費(fèi)的Web可下載軟件包到ISE Foundation，價(jià)格為2495美元。

第三方工具

多年來(lái)，可編程設(shè)備非常簡(jiǎn)單，以至于EDA供應(yīng)商發(fā)現(xiàn)他們無(wú)法充分利用這些工具來(lái)證明進(jìn)入市場(chǎng)的合理性。大多數(shù)使用FPGA和PLD設(shè)備的工程師都是印刷電路板開(kāi)發(fā)人員，他們無(wú)法使用針對(duì)IC設(shè)計(jì)的EDA工具。 FPGA供應(yīng)商開(kāi)發(fā)了自己的基于原理圖的工具，因?yàn)榧词乖诮裉?，印制電路板設(shè)計(jì)人員也使用原理圖將設(shè)計(jì)納入開(kāi)發(fā)流程。供應(yīng)商要么為批量客戶提供免費(fèi)的FPGA工具，要么以低于1000美元的價(jià)格出售。隨著設(shè)備變得越來(lái)越復(fù)雜，工程師開(kāi)始希望在面板上實(shí)現(xiàn)設(shè)計(jì)之前驗(yàn)證設(shè)計(jì)，因?yàn)槭褂?a target="_blank">示波器或邏輯分析儀調(diào)試電路變得非常耗時(shí)。 Model Technology現(xiàn)已成為Mentor Graphics的一部分，很快進(jìn)入市場(chǎng)，現(xiàn)在在FPGA驗(yàn)證方面處于領(lǐng)先地位，盡管其他一些EDA供應(yīng)商也在這個(gè)市場(chǎng)上占有一席之地。

今天，工程師還需要強(qiáng)大的綜合工具來(lái)開(kāi)發(fā)FPGA設(shè)計(jì)，大多數(shù)支持ASIC綜合的EDA供應(yīng)商也為FPGA提供工具。其他供應(yīng)商，如Altium和Aldec，其主要市場(chǎng)是印刷電路板開(kāi)發(fā)，也已經(jīng)認(rèn)識(shí)到設(shè)計(jì)人員必須采用系統(tǒng)方法進(jìn)行產(chǎn)品開(kāi)發(fā)。工程師不能再將FPGA視為單獨(dú)的系統(tǒng)，而不會(huì)影響電路板的其他部分。 EDA公司正在提供與后端，特定于供應(yīng)商的FPGA工具無(wú)縫集成的流程。雖然這些工具的成本通常高于FPGA供應(yīng)商的工具，但它們提供了更多功能，并允許設(shè)計(jì)人員獨(dú)立于FPGA供應(yīng)商工作。除了可以簡(jiǎn)化FPGA器件和印刷電路板集成的產(chǎn)品外，傳統(tǒng)的EDA供應(yīng)商還將測(cè)試和綜合作為最適合第三方支持的兩個(gè)細(xì)分市場(chǎng)。

設(shè)計(jì)驗(yàn)證數(shù)據(jù)是開(kāi)發(fā)IC的最大成本，并且隨著設(shè)備的復(fù)雜性和尺寸隨著可用設(shè)備的復(fù)雜性而增長(zhǎng)，它正在成為FPGA設(shè)計(jì)中的重要費(fèi)用。隨著越來(lái)越多接受ASIC開(kāi)發(fā)培訓(xùn)的工程師轉(zhuǎn)向FPGA器件，他們傾向于使用他們熟悉的硬件描述語(yǔ)言。曾經(jīng)幾乎不存在于FPGA市場(chǎng)中的Verilog正在獲得市場(chǎng)份額。 Bluespec和Mentor Graphics支持最新版本的Verilog SystemVerilog。 Mentor Graphics的ModelSim仍然是FPGA市場(chǎng)上最流行的邏輯模擬器。它支持設(shè)計(jì)人員現(xiàn)在可用的所有硬件描述語(yǔ)言。 Cadence的Incisive仿真平臺(tái)和Synopsys的VCS主要出現(xiàn)在將FPGA設(shè)計(jì)融入傳統(tǒng)ASIC設(shè)計(jì)的設(shè)計(jì)流程中。

工程師也開(kāi)始使用支持更高級(jí)別的設(shè)計(jì)語(yǔ)言抽象，例如C及其面向硬件的方言，以及MathWorks的Matlab。 Mentor推出Catapult C產(chǎn)品，該產(chǎn)品允許設(shè)計(jì)人員合成在不定時(shí)C中描述的設(shè)計(jì)，而Catalytic提供的產(chǎn)品允許設(shè)計(jì)人員使用Matlab將浮點(diǎn)DSP算法轉(zhuǎn)換為定點(diǎn)算法。使用可用于FPGA器件的任何DSP內(nèi)核的工程師需要定點(diǎn)算法，而Catalytic使他們能夠驗(yàn)證兩種實(shí)現(xiàn)在Matlab環(huán)境中是否相同。 FPGA的在線調(diào)試帶來(lái)了一些挑戰(zhàn)。例如，時(shí)鐘速度可以超過(guò)200 MHz，并且設(shè)計(jì)可以有多個(gè)電路以不同的時(shí)鐘速度運(yùn)行。安捷倫科技公司推出了16900系列邏輯分析儀，用于解決諸如與被測(cè)設(shè)備的連接，動(dòng)態(tài)探測(cè)以及以各種格式查看和分析系統(tǒng)行為等問(wèn)題。

綜合

隨著設(shè)備復(fù)雜性的增加，設(shè)計(jì)人員需要更復(fù)雜的綜合工具。雖然您仍然可以僅使用邏輯綜合開(kāi)發(fā)功能正確的FPGA，但最復(fù)雜的設(shè)計(jì)要求工程師也使用物理綜合來(lái)滿足時(shí)序要求。物理綜合與邏輯綜合不同，因?yàn)樗趫?zhí)行電路優(yōu)化時(shí)需要考慮最終的芯片布局。物理綜合可以通過(guò)嘗試各種芯片布局方法來(lái)找到最符合要求的拓?fù)?，從而處理更?fù)雜的時(shí)序要求。除第三方工具外，Altera和Xilinx都提供自己的邏輯綜合產(chǎn)品; Actel和Lattice更愿意只提供第三方工具。

EDA供應(yīng)商Mentor和Synplicity在FPGA邏輯和物理綜合市場(chǎng)占據(jù)主導(dǎo)地位。直到最近，Synplicity才專注于FPGA市場(chǎng);僅在最近幾年才擴(kuò)大了對(duì)結(jié)構(gòu)化和傳統(tǒng)ASIC器件的興趣。它提供了Synplify，一種邏輯綜合工具; Synplify Pro，Synplify的更強(qiáng)大版本;和Amplify，為Synplify Pro增加了物理綜合功能。 Mentor Graphics多年來(lái)一直在FPGA開(kāi)發(fā)工具市場(chǎng)占有一席之地，但在提供有競(jìng)爭(zhēng)力的合成產(chǎn)品方面卻很晚。通過(guò)其精確綜合工具，該公司已經(jīng)重新獲得了Synplicity失去的一些基礎(chǔ)。

Dataquest 2003年市場(chǎng)趨勢(shì)報(bào)告顯示，Synplicity在FPGA綜合市場(chǎng)的份額為44%，而Mentor的份額為43%。 Synopsys是ASIC市場(chǎng)中無(wú)可爭(zhēng)議的邏輯和物理綜合領(lǐng)導(dǎo)者，在FPGA領(lǐng)域遙遙領(lǐng)先。只要ASIC和FPGA器件的功能差異很大，供應(yīng)商就會(huì)將不同的設(shè)計(jì)團(tuán)隊(duì)分配給涉及這兩種器件的開(kāi)發(fā)。雖然Synopsys之前曾兩次嘗試進(jìn)入FPGA市場(chǎng)，但它并未成功，最終放棄了努力。但隨著FPGA供應(yīng)商開(kāi)始使用130納米和90納米工藝，F(xiàn)PGA的性能證明了它們?cè)谠缙谏a(chǎn)運(yùn)行中用于ASIC原型設(shè)計(jì)和ASIC替代品的合理性。因此，F(xiàn)PGA設(shè)計(jì)人員也常常致力于ASIC設(shè)計(jì)。 Synplicity和Mentor都擴(kuò)展了他們的FPGA工具，以滿足一些ASIC市場(chǎng)的需求。因此，Synopsys再一次提供FPGA綜合工具是有意義的。 DC FPGA與流行且成功的設(shè)計(jì)編譯器綜合產(chǎn)品共享前端，并針對(duì)參與FPGA開(kāi)發(fā)的ASIC設(shè)計(jì)人員。 Magma還與Palace進(jìn)入了FPGA物理綜合市場(chǎng)，這是Actel提供的第三方工具套件的一部分。 Bluespec推出了一種綜合產(chǎn)品，支持SystemVerilog，這是Verilog市場(chǎng)上最新提出的標(biāo)準(zhǔn)。

FPGA對(duì)某些DSP功能非常有效，尤其是利用并行操作的算法。許多DSP設(shè)計(jì)人員不熟悉EDA工具。相反，他們使用The MathWorks的Matlab和Simulink開(kāi)始算法開(kāi)發(fā)，然后將他們的設(shè)計(jì)轉(zhuǎn)換為使用DSP和一些嵌入式軟件的硬件實(shí)現(xiàn)。兩年前，Accelchip推出了一款產(chǎn)品，允許工程師使用Matlab和Simulink開(kāi)發(fā)和驗(yàn)證算法，然后在FPGA中實(shí)現(xiàn)電路，而無(wú)需在VHDL或Verilog中手動(dòng)重新實(shí)現(xiàn)設(shè)計(jì)。最近，Synplicity推出了Synplify DSP，它還允許設(shè)計(jì)人員使用Matlab和Simulink開(kāi)始DSP的算法開(kāi)發(fā)，然后生成可以輸入到綜合工具中的RTL代碼。 Altera客戶可以使用公司內(nèi)部開(kāi)發(fā)的DSP Builder將他們的Matlab和Simulink設(shè)計(jì)鏈接到Quartus II環(huán)境。