FPGA 設(shè)計(jì)是有章可循的，如果用的是 Xilinx 的 FPGA，這個(gè)“章”就是 UG949。最新版的 UG949 是 2020.1 版本，整個(gè)文檔共六大章節(jié) 306 頁。對于如此之多的內(nèi)容該如何消化吸收呢？首先，了解一下 UG949 的背景信息。

UG949 是什么？

UG949 是很多工程師的經(jīng)驗(yàn)總結(jié)，這些經(jīng)驗(yàn)總結(jié)告訴我們在實(shí)現(xiàn) FPGA 設(shè)計(jì)時(shí)該如何去做，例如：PCB 設(shè)計(jì)時(shí)的注意事項(xiàng)、什么才是良好的代碼風(fēng)格、時(shí)序約束該怎么做、時(shí)序收斂有哪些方法等等。

為什么要用 UG949？

隨著微電子工藝的不斷發(fā)展，F(xiàn)PGA 的規(guī)模也越來越大，例如出現(xiàn)了多 die 芯片（SSI 器件），隨之 FPGA 設(shè)計(jì)也越來越復(fù)雜，這意味著發(fā)現(xiàn)設(shè)計(jì)潛在的問題并解決也變得愈發(fā)困難。

好在 Xilinx 推出了新一代開發(fā)工具 Vivado，同時(shí) UG949 也應(yīng)運(yùn)而生。從而，工程師們可以遵循 UG949 的設(shè)計(jì)方法最大可能地避免一些問題并從中找到一些解決問題的方法。簡言之，UG949 的核心思想就是盡可能地幫工程師在設(shè)計(jì)初期發(fā)現(xiàn)問題并解決問題，最大化地提升開發(fā)效率，降低迭代周期。這是因?yàn)閱栴}發(fā)現(xiàn)地越晚，解決起來越困難。

UG949 面向哪些對象？

UG949 不僅僅是面向 FPGA 工程師，也面向 PCB 工程師和邏輯工程師，三類工程師均可從中受益。這是因?yàn)?UG949 既涵蓋了片外板級相關(guān)內(nèi)容，例如 DDR 存儲器接口電路設(shè)計(jì)規(guī)則、高速收發(fā)器電路設(shè)計(jì)規(guī)則、FPGA 配置電路設(shè)計(jì)規(guī)則、系統(tǒng)級功耗解決方案等，也涵蓋了片內(nèi)設(shè)計(jì)規(guī)則的相關(guān)內(nèi)容，例如設(shè)計(jì)流程、代碼風(fēng)格、時(shí)序約束和時(shí)序收斂等，如下圖所示。

如何閱讀 UG949？

事實(shí)上，跟 UG949 相關(guān)的文檔包括 UG1231、UG1292 和 XTP301。如果把 UG949、UG1231 和 UG1292 打包看作一部字典的話，那么 UG949 就是字典的正文，UG1231 就是字典的索引（只有兩頁），UG1292 則是字典部分內(nèi)容的濃縮精華版。既然是字典，我們就不需要從頭到尾一頁一頁地讀，而是根據(jù)工作需求結(jié)合索引，做到有的放矢，達(dá)到事半功倍。

例如，如果你是 PCB 工程師，打開 UG1231，瀏覽到 PCB Designer 部分，會引導(dǎo)你查看 UG949 的 Board and Device Planning 章節(jié)，除此之外，如果設(shè)計(jì)中用到 DDR 存儲器，還需要根據(jù) Memory Interface IP Design Checklists 對相關(guān)電路進(jìn)行檢查核對，同時(shí)根據(jù)芯片型號選擇相應(yīng)的 Schematic Design Checklists 對相關(guān)電路進(jìn)行檢查核對。

如果你是邏輯工程師，已到了設(shè)計(jì)的中后期，需要處理時(shí)序違例問題，打開 UG1231，瀏覽到第 2 頁，會引導(dǎo)你查看 UG949 Design Closure 章節(jié)。這章內(nèi)容的核心部分之一是 Timing Closure，共 88 頁。這 88 頁內(nèi)容已濃縮到 UG1292 中，因此時(shí)序問題可首先查看 UG1292。

閱讀流程如下圖所示。

如何使用 UG949？

為了幫助工程師們有效地使用和借鑒 UG949 中的設(shè)計(jì)方法，Xilinx 專門提供了 UFGM 檢查表 XTP301。這個(gè)表格可以從 Xilinx 官網(wǎng)下載，也可以從 Documentation Navigator 直接生成，如下圖所示。

原文標(biāo)題：300 多頁方法論，Xilinx FPGA 設(shè)計(jì)竟然有”章”可循？

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