每隔幾個月就會有更新換代的電子產品問世。它們通常更小、更智能，不僅擁有更快的運行速度與更多帶寬，還更加節(jié)能，這一切都要歸功于新一代先進的芯片和處理器。

跨入數字化時代，我們如同相信太陽明天一定會升起那樣，確信新設備會不斷地推陳出新。而在幕后，則是工程師們積極研究半導體技術路線圖，以確保新設備所需的下一代芯片能夠就緒。

很長一段時間以來，芯片的進步都是通過縮小晶體管的尺寸來實現的，這樣就可以在一片晶圓上制造更多晶體管，從而使晶體管的數量在每12-24個月翻一番——這就是眾所周知的“摩爾定律”。多年來，為了跟上時代的步伐，整個行業(yè)進行了諸多重大的創(chuàng)新，包括銅/低k互連、新型晶體管材料、多重圖形化方案和三維（3D）架構。

開發(fā)3D結構的轉變帶來了新的挑戰(zhàn)，隨著深寬比的增加，挑戰(zhàn)也在加劇。你可能已經想到，3D架構需要從器件設計上做根本性改變，需要新的材料、新的沉積和刻蝕方法來實現。在本文中，我們將帶大家一起回顧半導體行業(yè)在實現3D架構過程中的重要里程碑。

準備階段：平面工藝

創(chuàng)建集成電路最初是一個二維的問題：取一塊平坦的硅片，在表面放置各種結構，用導線將它們連接起來。這是通過沉積一層層的材料，利用光刻技術對其進行圖形化處理，并在暴露的區(qū)域刻蝕出必要的特征來完成的。這曾是電子工業(yè)的一個巨大突破。

隨著技術需求的不斷發(fā)展，需要在更緊湊的空間中構建更多的電路，以支持更小的結構。過去相對直接的過程變得越來越復雜。

隨著創(chuàng)建2D結構的成本不斷增加，以及在二維平面上進行微縮的可行方法逐漸枯竭，3D結構變得越來越有吸引力。半導體行業(yè)早在十多年前就開始開發(fā)早期的選擇性刻蝕應用以支持3D技術，并不斷擴展，從封裝到非易失性存儲器甚至晶體管本身。

晶體管走向3D

許多電子系統(tǒng)的主力都是晶體管。在過去，晶體管一直是扁平結構，其特性由晶體管通道的寬度和長度決定。晶體管性能由放置在通道上的柵極控制，不過這只能提供有限的控制，因為通道的另一邊和底部不受控制。

從平面轉向3D的第一步是為通道設計一個鰭，它可以由三面的柵極控制。不過，為了實現最優(yōu)控制，需要接觸到晶體管的所有四面，因而推動了全包圍柵極（GAA）晶體管的發(fā)展。在GAA結構中，多根導線或多個薄片相互堆棧在一起，柵極材料完全包圍著通道。

閃存提升

向3D的轉變早在10年前就被應用于NAND閃存，當時內存位的水平字符串是向上堆棧的。

垂直結構由交替的薄層材料和盡可能多的工藝層堆棧而成。在構建這樣的結構時，至少在兩方面需要特別小心：第一，每一層都必須厚度均勻，并且非常平整，使每層中的位都與其他位具有相同的尺寸；第二，各層必須相互連接——這需要先建構一層堆棧并通過刻蝕在堆棧中進行鉆孔，然后用適當的連接材料來填充這些孔，從而完成這樣的結構。這其中，無論是刻蝕還是沉積工藝都極具挑戰(zhàn)性，需要精確的執(zhí)行。

這些挑戰(zhàn)限制了堆棧的層數，因此需要采用新的方法來增加層數。

展望未來：3D DRAM

動態(tài)隨機存取存儲器（DRAM） 的物理機制與3D NAND完全不同，所用的方法也做了徹底的改變。

DRAM需要高容量的電容器，這對于在2D陣列中進行精確構建是一個挑戰(zhàn)。垂直堆棧的難度更大，還需要更多研發(fā)以找到經濟的方法來將電介質和活性硅堆棧在一起。光刻可能需要同時影響多層——目前還沒有可量產的工藝。

3D封裝越來越受歡迎

芯片經過封裝后被放置在印制電路板（PCB）上。在過去，封裝只是為了保護脆弱的硅芯片，并將其連接到電路板上。如今，封裝通常包含多個芯片，隨著縮小芯片占用空間的需求提升，封裝也開始轉向3D。

3D封裝要求芯片被堆棧起來，這涉及到芯片之間的密集連接——這種連接可以提高信號速度，因為它們短得多，又可以同時傳輸更多信號。然而，在兩個以上芯片的堆棧中，其中一些信號還需要通過傳導通道連接到堆棧更高的芯片，這些通道被稱為“硅通孔”（TSVs）。

3D芯片堆棧重要的終端市場應用一直在內存領域——高帶寬內存 （HBM） 是最為常見的。內存芯片還可以被堆棧到CPU或其他邏輯芯片上，以加快從內存中獲取數據的速度。

如今，3D是微縮的必要條件

在解決半導體制造中的所有微縮限制時，考慮3D已成為標準做法。雖然3D可能不是解決所有問題的選擇，但它在上述應用中特別有用。

每一個新的應用都伴隨著如何構建的難題，這需要創(chuàng)新的思維和硅工藝領域的持續(xù)發(fā)展，半導體制造設備就是芯片行業(yè)不斷實現3D結構的主要推動者。