來源：IEEE

臺積電在本月早些時候于IEEE國際電子器件會議（IEDM）上公布了其N2（2nm級）制程的更多細節(jié)。該新一代工藝節(jié)點承諾實現(xiàn)24%至35%的功耗降低或15%的性能提升（在相同電壓下），同時其晶體管密度是上一代3nm制程的1.15倍。這些顯著優(yōu)勢主要得益于臺積電的全柵極（Gate-All-Around, GAA）納米片晶體管、N2 NanoFlex設計技術(shù)協(xié)同優(yōu)化（DTCO）能力，以及IEDM會上詳述的其他創(chuàng)新。

全柵極納米片晶體管允許設計師調(diào)整通道寬度，以在性能和功耗效率之間實現(xiàn)平衡。此外，臺積電的N2制程引入了N2 NanoFlex DTCO，使設計師能夠開發(fā)面積最小且功耗效率優(yōu)化的短單元，或者性能優(yōu)化的高單元。這項技術(shù)還包括六種閾值電壓級別（6-Vt），覆蓋200mV范圍，通過臺積電第三代基于偶極子的整合技術(shù)實現(xiàn)，涵蓋n型和p型偶極子。

N2的技術(shù)亮點：

N2在工藝和器件層面引入的創(chuàng)新不僅通過優(yōu)化片厚、結(jié)、摻雜激活和應力工程提高了晶體管驅(qū)動電流，還通過降低有效電容（Ceff）實現(xiàn)了業(yè)界領先的能效。這些優(yōu)化共同帶來了N型和P型納米片晶體管分別約70%和110%的I/CV速度提升。

與FinFET相比，N2納米片晶體管在0.5V至0.6V的低電壓范圍內(nèi)提供了顯著更高的每瓦性能。工藝和器件優(yōu)化使時鐘速度提升約20%，同時在0.5V運行時待機功耗降低約75%。此外，結(jié)合N2 NanoFlex和多種閾值電壓選項（Multi-Vt），進一步增強了高邏輯密度下設計節(jié)能處理器的靈活性。

在靜態(tài)隨機存取存儲器（SRAM）方面，由于GAA納米片晶體管的閾值電壓波動（Vt-sigma）更小，N2實現(xiàn)了大約38Mb/mm2的2nm SRAM密度，創(chuàng)下新紀錄。相較于基于FinFET的設計，N2的最低運行電壓（Vmin）對于高電流（HC）宏單元降低了約20mV，而高密度（HD）宏單元降低了30-35mV。這些改進使SRAM在約0.4V的電壓下仍能夠穩(wěn)定地進行讀寫操作，同時保持高良率和可靠性。

導線和電路優(yōu)化：

除了新型晶體管外，N2制程采用全新的中間層（MoL）、后端層（BEOL）和遠后端層（Far-BEOL）導線，電阻降低了20%，性能效率進一步提升。N2的MoL引入了無阻擋層的鎢導線設計，垂直柵極接觸電阻減少55%，振蕩器頻率提高約6.2%。此外，第一金屬層（M1）采用一次EUV曝光和單次蝕刻工藝（1P1E），減少了復雜性、掩模數(shù)量，并提高了整體工藝效率。臺積電表示，M1的1P1E工藝將標準單元電容降低了近10%，節(jié)省了多個EUV掩模。

N2還將金屬（My）和通孔（Vy）電阻降低了10%，并為高性能計算（HPC）應用提供了超高性能MiM（SHP-MiM）電容器，其電容密度約為200fF/mm2，通過減少瞬態(tài)電壓下降（Voltage Droop），幫助實現(xiàn)更高的最大運行頻率（Fmax）。

3D堆疊支持：

N2技術(shù)還引入了一種全新的銅RDL選項，配備平整鈍化層和貫穿硅通孔（TSV），優(yōu)化用于正面對正面或正面對背面3D堆疊，SoIC鍵合間距為4.5μm，適用于人工智能（AI）、高性能計算（HPC）甚至移動設備設計。

投產(chǎn)時間：

臺積電計劃于2025年下半年開始N2制程技術(shù)的量產(chǎn)。

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審核編輯 黃宇