半導體外延工藝主要在集成電路制造的前端工藝（FEOL）階段進行。以下是具體說明：

所屬環(huán)節(jié)定位：作為核心步驟之一，外延屬于前端制造流程中的關鍵環(huán)節(jié)，其目的是在單晶襯底上有序沉積單晶材料以形成外延層。這一過程為后續(xù)晶體管、二極管等器件的構建提供基礎結(jié)構。

工藝目標與作用：通過同質(zhì)外延（如Si/Si）或異質(zhì)外延（如SiGe/Si），結(jié)合分子束外延（MBE）、氣相外延（VPE）和金屬有機化學氣相沉積（MOCVD）等技術，實現(xiàn)對材料厚度、電阻率及晶格匹配性的精確控制。例如，在CMOS源漏區(qū)的SiGe外延或HBT基區(qū)制備中，外延層直接影響器件性能。

與其他工序的關系：該工藝通常先于光刻、刻蝕等后端步驟完成，確保襯底表面的晶體質(zhì)量和導電特性符合設計要求。外延層的晶體完整性、位錯密度等參數(shù)會顯著影響最終器件的可靠性和效率。

特殊應用場景擴展：除常規(guī)應用外，選擇性外延生長技術還可用于納米線制造、鰭式場效應晶體管（FinFET）優(yōu)化等領域，通過掩模限定材料沉積區(qū)域，實現(xiàn)局部高精度生長。

半導體外延工藝是前端制造的核心基礎，通過精準的材料堆疊和晶體控制，為高性能器件提供關鍵的物理支撐結(jié)構。