來源：EETOP

6 月 11 日 PCI SIG官宣 PCI Express 7.0(PCIe 7.0)規(guī)范最終版已制定完畢，但幾乎沒有公開任何技術(shù)細(xì)節(jié)。不過，在 7 月 16 日，PCI-SIG 通過 BrightTalk 公開了一些更詳細(xì)的技術(shù)信息，下面就為大家介紹這些內(nèi)容。

PCI Express 7.0 的設(shè)計(jì)目標(biāo)

首先是PCI Express 7.0 的設(shè)計(jì)目標(biāo)（圖 1）。

圖1：關(guān)注延遲（Latency）和帶寬效率低下（Bandwidth Inefficiency）

從根本上來說，PCI Express 7.0 的帶寬是 PCI Express 6.0 的兩倍，并且具有向后兼容性，這一點(diǎn)沒什么問題。但需要注意的是，與 PCI Express 5.0（即采用 NRZ 編碼）相比，其帶寬效率下降了不到 2%，同時(shí)延遲也有所增加（雖不到 10ns）。

不過，這其中約一半原因是由于實(shí)現(xiàn)了FLIT（幀單元），因此這并非 PCI Express 7.0 獨(dú)有的問題，PCI Express 6.0 也存在類似情況（延遲方面還有其他因素，后文會(huì)提及）。

PCI Express 6.0 引入了 PAM4 編碼，導(dǎo)致信號(hào)眼高（Eye Height）降至 NRZ 的約 1/3（圖 2），PCI Express 7.0 也是如此。

圖2：后續(xù)會(huì)展示 PCI Express 7.0 的眼圖，其情況看起來相當(dāng)嚴(yán)峻，讓人不禁擔(dān)心是否可行

如圖1 所示，使用 PAM4 會(huì)導(dǎo)致眼高大幅降低，從而惡化誤碼率（BER）。為解決這一問題，若采用以太網(wǎng)中使用的強(qiáng)前向糾錯(cuò)（FEC）技術(shù)，會(huì)極大增加延遲（可達(dá) 100ns）。因此，PCI Express 7.0 仍沿用了 FLIT 技術(shù)，在將延遲開銷降至最低的同時(shí)，將誤碼率控制在 1FIT 以下（圖 3），這一點(diǎn)與 PCI Express 6.0 一致。

圖3：與 PCI Express 6.0 的指標(biāo)對(duì)比后，差異便一目了然

PCI Express 7.0 新增了指標(biāo)

值得注意的是，PCI Express 6.0 的指標(biāo)僅包括重試概率（Retry Probability）和 FIT，而 PCI Express 7.0 新增了延遲（Latency）和帶寬開銷（Bandwidth Overhead），可見其設(shè)計(jì)已接近極限。

講解中還提到了FLIT 模式的實(shí)現(xiàn)，但這與之前介紹的 PCI Express 6.0 的 FLIT 模式完全相同，這里便不再贅述。

不過，PCI Express 7.0 的重試概率本身翻了一倍（圖 4）。

圖4：這是理所當(dāng)然的，因?yàn)閱挝粫r(shí)間內(nèi)的數(shù)據(jù)量翻倍，即使單位數(shù)據(jù)量的錯(cuò)誤率相同，表面上錯(cuò)誤發(fā)生的頻率也會(huì)翻倍

即便如此，PCI Express 7.0 的 FIT 為 4.6×10?1?，足以滿足低于 1FIT 的要求。

作為PCI Express 6.1 特性新增的 UIO

接下來談?wù)劅o序I/O（Unordered IO，簡(jiǎn)稱 UIO）。這是去年 10 月作為 PCI Express 6.1 的特性新增的功能。PCI Express 原本采用的是加載 - 存儲(chǔ)訪問（Load-Store Access）模式，或者說生產(chǎn)者 - 消費(fèi)者（Producer-Consumer）模式。簡(jiǎn)單來說，當(dāng)某個(gè)設(shè)備生成數(shù)據(jù)后，通過通知其他設(shè)備，使后者能夠使用該數(shù)據(jù)。這里所說的設(shè)備不僅包括 PCI Express 設(shè)備，還包括根聯(lián)合體（Root Complex）后端的 CPU。為保障這一機(jī)制，PCI Express 實(shí)現(xiàn)了 Posted（非應(yīng)答）、Non-Posted（應(yīng)答）、Completion（完成）等流控制（Flow Control）類別（圖 05）。

圖5：這似乎與 PCI Express 原本作為 I/O 設(shè)備（因此應(yīng)處于主機(jī)側(cè)管理之下）的設(shè)計(jì)理念有關(guān)

通過信用（Credit，用于流控制的管理數(shù)據(jù)）來保障生產(chǎn)者 - 消費(fèi)者的順序（圖 6）。

圖6：實(shí)際上，這種排序規(guī)則以層級(jí)結(jié)構(gòu)為前提，因此也帶來了一些問題，但這部分屬于未來的工作，本次暫不討論非層級(jí)結(jié)構(gòu)

然而，這也導(dǎo)致了一個(gè)問題：即使多個(gè)傳輸同時(shí)進(jìn)行，也必須按照順序依次處理事務(wù)（圖7、8）。

圖7：在 PCI Express 設(shè)備向 CPU 傳輸時(shí)，CPU 向內(nèi)存寫入數(shù)據(jù)后，必須 “隨后” 寫入 Write flag f。但實(shí)際上，由于緩存的存在，順序可能會(huì)顛倒，而這屬于違規(guī)行為

圖8：同樣，在 PCI Express 設(shè)備向 CPU 傳輸時(shí)，CPU 向內(nèi)存的寫入可能會(huì)亂序執(zhí)行，因此事務(wù)未必會(huì)按順序處理。但如果按照內(nèi)存寫入順序發(fā)送完成事務(wù)，可能會(huì)與 PCI Express 的原始順序不一致，因此完成事務(wù)必須符合 PCI Express 的順序

如圖8 所示，PCI Express 雖實(shí)現(xiàn)了放寬排序（Relaxed Ordering，簡(jiǎn)稱 RO）功能，可在一定程度上緩解上述限制，但僅靠 RO 無法解決的情況正逐漸增多。

為此，新引入了無序I/O（UIO）機(jī)制（圖 09）。

圖9：與 PCI 的延遲事務(wù)類似，簡(jiǎn)單來說，就是可以亂序發(fā)送多個(gè)事務(wù)

簡(jiǎn)言之，這是一種去除上述限制、允許事務(wù)亂序完成的機(jī)制。利用這一機(jī)制，例如在雙插槽（2 Socket）系統(tǒng)中，可提高傳輸效率（圖 10）。

圖10：在這個(gè)例子中，CPU 0 后端的 PCIe 設(shè)備 A 向 CPU 1 傳輸數(shù)據(jù)。不支持 UIO 時(shí)需要執(zhí)行 10 個(gè)處理步驟，而使用 UIO 只需 4 個(gè)

據(jù)PCI-SIG 介紹，UIO 的優(yōu)勢(shì)包括：即使在大規(guī)模系統(tǒng)中也易于擴(kuò)展（圖 11）等（圖 12）。

圖11：從下圖可以看出，即便是 CPU×2 + 多個(gè) PCIe 設(shè)備 + PCIe 交換機(jī)這樣的場(chǎng)景，訪問開銷也會(huì)大幅降低，可在與上圖中簡(jiǎn)單場(chǎng)景（CPU×2 + PCIe 設(shè)備）相近的開銷下使用

圖12：如前所述，非樹形拓?fù)漕A(yù)計(jì)未來將支持

需要說明的是，UIO 僅能在 FLIT 模式下使用，不支持非 FLIT 模式。目前，UIO 仍屬于可選功能，還存在一些問題，例如空閑時(shí)延遲增加、編程環(huán)境尚未完善、支持 UIO 的原子指令尚未定義等。因此，未來或許會(huì)逐漸向 UIO 過渡，但初期的 PCI Express 7.0 控制器 / 設(shè)備是否支持 UIO，還存在不確定性。

PCI Express 7.0 的物理層

接下來談?wù)勎锢韺?。如前次?bào)道所述，配合PCI Express 7.0，已發(fā)布了 Optical Aware Retimer（光感知重定時(shí)器）的 ECN（工程變更通知），而 ReDriver（重驅(qū)動(dòng)器）的規(guī)范正在制定中，預(yù)計(jì) 2025 年末發(fā)布 ECN（圖 13）。

圖13：從這張圖來看，Optical Aware Retimer 或許是指可集成到光互聯(lián)（OCI）中的重定時(shí)器

此外，關(guān)于CopperLink（銅纜連接），預(yù)計(jì) 2026 年末發(fā)布線纜規(guī)范（圖 14）。

圖14：這里的 “PCIe 7.0 CopperLink cable solution demonstrated”，想必是在 2025 年 PCI-SIG 開發(fā)者大會(huì)（DevCon 2025）的展示環(huán)節(jié)中演示的

下面總結(jié)一下電氣層的情況（圖15）。

圖15：誤碼率（BER）需控制在 1×10??以下，因?yàn)榻Y(jié)合 FLIT 可實(shí)現(xiàn)低于 1FIT 的目標(biāo)

PCB 損耗在 32GHz 時(shí)需控制在 1dB / 英寸以下，這一要求相當(dāng)嚴(yán)格。而接收端采用 FFE（前饋均衡器）+DFE（判決反饋均衡器）的結(jié)構(gòu)，也在預(yù)料之中。由于信號(hào)頻率翻倍，所有損耗都會(huì)增加，這是不可避免的。但為了平衡損耗而控制 PCB 損耗，或許需要采用玻璃基板（圖 16）。

圖16：通道長(zhǎng)度其實(shí)與 PCI Express 6.0 相同。若不做任何改進(jìn)、使用相同材料構(gòu)建通道，損耗會(huì)增加，因此轉(zhuǎn)向在 PCB 側(cè)控制損耗的方針

此外，各種組件的要求也更加嚴(yán)苛。參考時(shí)鐘的抖動(dòng)需控制在0.067ps（圖 17），而數(shù)據(jù)眼圖若不使用二階前導(dǎo)（2nd Pre-cursor），情況會(huì)相當(dāng)嚴(yán)峻（圖 18）。

圖17：不過，例如瑞薩電子（Renesas Electronics）已推出抖動(dòng)低至 55fs 的鎖相環(huán)（PLL）產(chǎn)品，因此雖嚴(yán)苛但并非不可能實(shí)現(xiàn)

圖18：與圖 2 對(duì)比，便能看出 PCI Express 7.0 的嚴(yán)苛程度

發(fā)送端參數(shù)如圖19 所示，接收端參數(shù)如圖 20 所示。

圖19：從這些數(shù)值可以看出，整體要求相當(dāng)嚴(yán)苛。發(fā)射端均衡（Tx Equalization）仍保持 4 抽頭，可能是因?yàn)檗D(zhuǎn)向由接收端解決問題

圖20：眼高從 6mV 提升至 10mV，這想必是以使用發(fā)射端二階前導(dǎo)（TX 2nd Pre-cursor）為前提。若不使用發(fā)射端二階前導(dǎo)，能否達(dá)到 10mV，讓人有些懷疑

合規(guī)眼寬（Compliance Eye Width）僅為 1.5625ps，這一數(shù)值十分驚人。而 PCI Express 6.0 僅需 16 抽頭 DFE，PCI Express 7.0 則強(qiáng)化為 29 抽頭 FFE+1 抽頭 DFE，其升級(jí)幅度相當(dāng)大。前文提到延遲最多增加約 10ns，這大半或許是由強(qiáng)化后的 FFE+DFE 導(dǎo)致的。

以上就是目前公開的PCI Express 7.0 相關(guān)信息。不得不說，其已接近電信號(hào)的極限。但正如之前的文章所述，PCI Express 7.0 預(yù)計(jì) 2028-2029 年左右投入市場(chǎng)。到那時(shí)，組件質(zhì)量能否提升到足以輕松實(shí)現(xiàn)這一標(biāo)準(zhǔn)的水平，還是仍會(huì)處于勉強(qiáng)達(dá)標(biāo)的狀態(tài)，筆者目前也難以判斷。