亮點

Cadence 的 AI 設(shè)計流程支持臺積公司的 N2 和 A16技術(shù)

Cadence 3D-IC 解決方案全面兼容最新的 TSMC 3DFabric裸片堆疊配置和先進封裝能力

基于臺積公司 N3P 的設(shè)計就緒 IP（包括 HBM4 和 LPDDR6/5x）賦能下一代 AI 基礎(chǔ)設(shè)施

中國上海，2025 年 10 月 10 日——楷登電子（美國 Cadence 公司，NASDAQ：CDNS）近日宣布在芯片設(shè)計自動化和 IP 領(lǐng)域取得重大進展，這一成果得益于其與臺積公司的長期合作關(guān)系，雙方共同開發(fā)先進的設(shè)計基礎(chǔ)設(shè)施，縮短產(chǎn)品上市周期，以滿足 AI 和 HPC 客戶的應(yīng)用需求。Cadence 與臺積公司在 AI 驅(qū)動的 EDA、3D-IC、IP 及光子學(xué)等領(lǐng)域展開了緊密合作，推出全球領(lǐng)先的半導(dǎo)體產(chǎn)品。

Cadence 攜手臺積公司，采用CadenceInnovusImplementation System、QuantusExtraction Solution 和 Quantus Field Solver、TempusTiming Solution 和 ECO Option、PegasusVerification System、LiberateCharacterization Portfolio、VoltusIC Power Integrity Solution、GenusSynthesis Solution、VirtuosoStudio 以及 SpectreSimulation Platform開發(fā)先進工藝技術(shù)的設(shè)計基礎(chǔ)設(shè)施，涵蓋臺積公司的 N3、N2 和 A16工藝。Cadence 的 AI 芯片與 3D-IC 設(shè)計流程現(xiàn)已支持臺積公司的先進 N3、N2 和 A16工藝技術(shù)，同時兼容臺積公司 3DFabric 的新技術(shù)。此外，Cadence 正與臺積公司合作開發(fā) A14 工藝的 EDA 流程，其首個 PDK 將于今年晚些時候推出。還有幾個新的 Cadence IP 已經(jīng)過硅驗證，適用于臺積公司 N3P。

Cadence 高級副總裁兼數(shù)字與簽核事業(yè)部總經(jīng)理 Chin-Chi Teng 說道：“Cadence 與臺積公司始終致力于為客戶加快和優(yōu)化先進芯片的設(shè)計流程。我們利用 AI 功能、IP 等解決方案為臺積公司的領(lǐng)先技術(shù)提供支持，幫助設(shè)計人員開發(fā)下一代 AI 和 HPC 產(chǎn)品?！?/p>

臺積公司生態(tài)系統(tǒng)與聯(lián)盟管理總監(jiān) Aveek Sarkar 表示：“臺積公司攜手 Cadence 等開放創(chuàng)新平臺(OIP) 合作伙伴，共同應(yīng)對半導(dǎo)體開發(fā)中的復(fù)雜挑戰(zhàn)，提升 AI 系統(tǒng)的性能和能效。這一持久合作不僅幫助我們的共同客戶加快芯片設(shè)計，也推動了 AI 技術(shù)的廣泛應(yīng)用?！?/p>

面向臺積公司先進工藝技術(shù)的 AI 驅(qū)動芯片設(shè)計解決方案

Cadence 與臺積公司合作，為共同客戶提供 AI 驅(qū)動的設(shè)計解決方案，助其在基于臺積公司 N2 的芯片研發(fā)中實現(xiàn)最佳功耗、性能和面積(PPA)。臺積公司在 Cadence 數(shù)字全流程中啟用了 Cadence JedAI Solution、Cadence CerebrusIntelligent Chip Explorer 的 AI 驅(qū)動實現(xiàn)技術(shù)以及 Innovus + AI Assistant 的生產(chǎn)力功能。此外，臺積公司已驗證新的 AI 驅(qū)動功能，如自動設(shè)計規(guī)則檢查 (DRC) 違規(guī)修復(fù)協(xié)助，在 AI 芯片開發(fā)過程中使用臺積公司 N2 技術(shù)縮短設(shè)計周期，提高工作效率。

提高 3D-IC 設(shè)計生產(chǎn)力

Cadence 3D-IC 解決方案全面支持臺積公司 3DFabric 提供的先進封裝和裸片堆疊配置。最新創(chuàng)新包括凸塊連接自動化功能、多個芯片物理實現(xiàn)與分析以及智能對準(zhǔn)標(biāo)記插入技術(shù)。得益于 Cadence Clarity3D Solver、SigrityX 平臺以及 OptimalityIntelligent System Explorer 的 AI 驅(qū)動應(yīng)用，基于 3Dblox 的系統(tǒng)級 SI/PI 分析與優(yōu)化實現(xiàn)了自動化。采用臺積公司緊湊型通用光子引擎 (TSMC-COUPE) 多波長參考流程的客戶，還可借助 Virtuoso Studio 和 CelsiusThermal Solver，結(jié)合臺積公司與 Cadence 共同制定的效率提升方案，包括高效熱仿真技術(shù)，降低電性能與光性能下降的風(fēng)險。

面向臺積公司 N3P 的領(lǐng)先 IP

Cadence 持續(xù)推動 AI 與 HPC 技術(shù)創(chuàng)新，提供基于臺積公司先進工藝（包括 N3P 工藝技術(shù)）、經(jīng)過硅驗證的前沿 IP 解決方案，助力客戶構(gòu)建更快速、更高效且可擴展的系統(tǒng)。Cadence IP 滿足下一代 AI LLM、代理式 AI 及其他計算密集型工作負載對內(nèi)存與互連帶寬容量的需求，為 AI 基礎(chǔ)設(shè)施提供支持?；谂_積公司 N3P 工藝的全新 Cadence IP 包括：首款 N3P HBM4 IP、LPDDR6/5X-14.4G 等高速內(nèi)存接口以及通用型 DDR5 12.8G MRDIMM Gen2 IP，為客戶提供豐富選擇，助力突破限制 AI 計算系統(tǒng)的內(nèi)存瓶頸。此外，Cadence 在連通領(lǐng)域也處于領(lǐng)先地位，提供傳輸速率達 128Gt/s 的 PCI Express(PCIe) 7.0 IP、面向 AI 基礎(chǔ)設(shè)施的 224G SerDes 以及首款支持新興的 AI PC 和小芯片生態(tài)系統(tǒng) eUSB2V2 和 Universal Chiplet Interconnect(UCIe) 32G IP 等產(chǎn)品，彰顯公司致力于為未來工作負載打造節(jié)能、可擴展解決方案的承諾。

Cadence 與臺積公司通過 OIP 生態(tài)系統(tǒng)賦能 AI 超級周期，縮短從設(shè)計到量產(chǎn)的客戶流程，助力提升設(shè)計性能與能效表現(xiàn)。

關(guān)于 Cadence

Cadence 是 AI 和數(shù)字孿生領(lǐng)域的市場領(lǐng)導(dǎo)者，率先使用計算軟件加速從硅片到系統(tǒng)的工程設(shè)計創(chuàng)新。我們的設(shè)計解決方案基于 Cadence 的 Intelligent System Design戰(zhàn)略，可幫助全球領(lǐng)先的半導(dǎo)體和系統(tǒng)公司構(gòu)建下一代產(chǎn)品（從芯片到全機電系統(tǒng)），服務(wù)超大規(guī)模計算、移動通信、汽車、航空航天、工業(yè)、生命科學(xué)和機器人等領(lǐng)域。2024 年，Cadence 榮登《華爾街日報》評選的“全球最佳管理成效公司 100 強”榜單。Cadence 解決方案提供無限機會。