SN65LV1023A、SN65LV1224B為TI公司推出的基于BLVDS技術(shù)的串化與解串器，替代已經(jīng)停產(chǎn)的DS90LV1023E、DS90LV1224E套片。

MS1023與MS1224是瑞盟公司基于BLVDS SerDes技術(shù)推出的并串/串并轉(zhuǎn)換器，MS1023能夠Pin to Pin替代DS90LV1023E、SN65LV1023A，MS1224 Pin to Pin替代DS90LV1224E、SN65LV1224B！但有關(guān)MS1023、MS1224應(yīng)用文章稀缺，瑞盟未提供“用戶應(yīng)用手冊”，今天就MS1023、MS1224應(yīng)用做簡單分享，歡迎開發(fā)及應(yīng)用工程師積極交流。

MS1023 串化器和 MS1224解串器是一對 10bit并串/串并轉(zhuǎn)換芯片，用于在 LVDS差分底板上傳輸和接收10MHz-80MHz的并行速率的串行數(shù)據(jù)。起始/停止位加載后，轉(zhuǎn)換為負(fù)載編碼輸出，串行數(shù)據(jù)速率120Mbps-960Mbps。上電時(shí)，這一對芯片可通過內(nèi)部產(chǎn)生的 SYNC樣本信號(hào)同步模式進(jìn)行初始化或者解串器與隨機(jī)數(shù)據(jù)同步。通過使用同步模式，解串器可在特定的、更短的時(shí)間參數(shù)內(nèi)建立鎖定。

關(guān)于SYNC同步：

快速同步模式：SYNC樣本信號(hào)傳輸與否由串化器的SYNC1和SYNC2輸入決定。在SYNC1或SYNC2保持高電平至少6T（T=1個(gè)Refclk周期）后，SYNC模式在串行線上生成1026T。在這個(gè)1026周期的SYNC模式傳輸期間，不需要SYNC1或SYNC2保持高電平。

當(dāng)連續(xù)收到有效的SYNC1或SYNC2脈沖（時(shí)間寬度超過6個(gè)時(shí)鐘周期），SYNC樣本信號(hào)將會(huì)發(fā)送由6個(gè)1和6個(gè)0組成特定的SYNC樣本信號(hào)。當(dāng)MS1224解串器在LVDS輸入上檢測到邊沿傳輸， PLL鎖定來自串化器的SYNC樣本信號(hào),此時(shí)LOCK由高轉(zhuǎn)為低電平，解串器輸出開始恢復(fù)輸入的LVDS數(shù)據(jù)。

隨機(jī)同步模式：MS1224可以工作在開環(huán)應(yīng)用中，且支持熱插拔。在開環(huán)應(yīng)用中，MS1224解串器可從數(shù)據(jù)流中獲取時(shí)鐘，而不需要串化器發(fā)送特定的同步模式信號(hào)。MS1224解串器在LVDS輸入上檢測到邊沿傳輸，將嘗試鎖定到內(nèi)嵌的時(shí)鐘信息， 當(dāng)PLL鎖定輸入的內(nèi)嵌的時(shí)鐘，LOCK由高轉(zhuǎn)為低電平，解串器輸出開始恢復(fù)輸入的LVDS數(shù)據(jù)。

MS1224在開環(huán)或熱插拔情況下，數(shù)據(jù)流在本質(zhì)上是隨機(jī)的，由于鎖定時(shí)間根據(jù)數(shù)據(jù)流特征而變化，所以準(zhǔn)確時(shí)間是不可能預(yù)知的。當(dāng)MS1224啟動(dòng)隨機(jī)鎖定，受RMT重復(fù)性多級傳輸影響，解串器會(huì)檢測到潛在的錯(cuò)誤時(shí)鐘，而延長隨機(jī)鎖定時(shí)間。在隨機(jī)同步模式下，PLL鎖定前，LOCK輸出為高電平，ROUT(0:9)、RCLK為高阻態(tài)。

總結(jié)：

⑴、不管是快速同步模式或是隨機(jī)同步模式，用戶系統(tǒng)最好監(jiān)控MS1224 LOCK狀態(tài)，以防MS1224失鎖。當(dāng)檢測到“失鎖”，如果在特定的時(shí)間內(nèi)無法復(fù)位鎖定，系統(tǒng)可重新發(fā)送SYNC同步樣本信號(hào)。因此，最好將解串器 LOCK輸出直接連接到SYNC1、SYNC2。

⑵、將SYNC1、SYNC2短接后連接到MCU/FPGA 輸出的SYNC同步觸發(fā)電路，輸出的SYNC同步高電平觸發(fā)保持6T。

2、TCLK與LVDS數(shù)據(jù)流速率：

串化器以TCLK的12倍頻傳輸串行數(shù)據(jù)及內(nèi)嵌時(shí)鐘位，每一幀串行數(shù)據(jù)流為10bit數(shù)據(jù)，并嵌入1bit起始位+1bit停止位到每一幀數(shù)據(jù)的寄存器中，起始位恒定為高，停止位恒定為低，在串行數(shù)據(jù)流中，起始/停止位為嵌入的時(shí)鐘信息。

例如 TCLK為40MHz，串行速率為 40×12=480Mbps，由于僅有10bit輸入數(shù)據(jù)，有效數(shù)據(jù)速率實(shí)際為10倍的TCLK頻率，所以有效數(shù)據(jù)速率40×10=400Mbps。提供給MS1023之TCLK的數(shù)據(jù)源要求在10MHz至80MHz之間。而提供給MS1224之RefCLK也應(yīng)與MS1023一致,例如 MS1023 TCLK為40MHz,則MS1224 RefCLK為40MHz，RefCLK建議用外掛有源晶振，減少PCB板載連線。參考如下：

3、關(guān)于DEN、REN控制（高阻態(tài)模式）：

當(dāng)DEN被置低時(shí)，串化器進(jìn)入高阻模式。這將使所有輸出腳（DO+和 DO-）進(jìn)入高阻狀態(tài)。當(dāng)驅(qū)動(dòng)DEN為高 ， 串化器恢復(fù)到先前的狀態(tài) ，同時(shí)其他所有控制引腳保持靜態(tài)(SYNC1,SYNC2, PWRDN ,TCLK_R/F)。

當(dāng)REN腳被置低時(shí)，解串器進(jìn)入高阻模式，解串器的輸出腳(ROUT0-ROUT9)和 RCLK進(jìn)入高阻狀態(tài)。 LOCK保持有效（Active），用來跟蹤PLL的狀態(tài)。因此，DEN、REN可與MCU/FPGA建立邏輯控制，待機(jī)時(shí)，DEN、REN設(shè)置為低電平。

4、MS1023 MS1224應(yīng)用參考原理圖

以下為展示的簡易原理圖，如果你是終端應(yīng)用工程師，可以聯(lián)系我們，已獲得詳細(xì)原理圖及技術(shù)支持。

審核編輯 黃宇