前言

FPGA定點(diǎn)數(shù)計算在高效資源利用、運(yùn)算速度優(yōu)勢、硬件可預(yù)測性和成本效益等方面發(fā)揮著重要作用。它能節(jié)省邏輯和存儲資源，實現(xiàn)更快速的運(yùn)算和更高的時鐘頻率，保證行為可預(yù)測且易于硬件實現(xiàn)和驗證，同時降低硬件和開發(fā)成本，廣泛應(yīng)用于數(shù)字信號處理、工業(yè)控制、通信系統(tǒng)等領(lǐng)域。

基本定義

定義有符號寫法和無符號數(shù)寫法，其中定義和說明如下所示

計算方式

計算流程

將兩個相乘實數(shù)RA RB數(shù)據(jù)轉(zhuǎn)化成對應(yīng)=>UFa.b/Fa.b 格式數(shù)據(jù)： 先乘小數(shù)2b2^b2b

將轉(zhuǎn)化后的兩個定點(diǎn)數(shù)進(jìn)行相乘

將相乘的結(jié)果進(jìn)行位移操作，換算QA QB格式數(shù)據(jù)

在將QA QB定點(diǎn)數(shù)據(jù)格式進(jìn)行移位得到實數(shù)RA RB,這個實數(shù)會損失精度

任意無符號定點(diǎn)數(shù)與任意無符號定點(diǎn)數(shù)相乘(無符號)

任意有符號定點(diǎn)數(shù)與任意有符號定點(diǎn)數(shù)相乘

小技巧

注意整數(shù)損失和小數(shù)精度損失
在進(jìn)行定點(diǎn)數(shù)據(jù)計算前，需要人為考慮定點(diǎn)數(shù)計算后數(shù)據(jù)損失情況，若F(16.0)與F(1,15)相乘，如果使用F(17.15)數(shù)據(jù)不會損失太多信息
如果將F(17.15)=>F(16.0)則會損失小數(shù)精度。
如果將F(17.15)=>F(1.15)則會損失整數(shù)16位信息。

小數(shù)符號位的計算方法
在整個有符號數(shù)據(jù)計算時，所有的數(shù)據(jù)按照補(bǔ)碼來計算，其中含負(fù)數(shù)和符號位乘法如下圖所示。

FPGA中截斷定點(diǎn)數(shù)位寬
在進(jìn)行定點(diǎn)數(shù)據(jù)計算時，有可能會出現(xiàn)輸出不同精度數(shù)據(jù)情況，例如若F(8.8)與F(5,11)相乘，產(chǎn)生F(13,19)，但是我需要輸出F(6,10)這種精度。一般操作過程如下所示
如果將F(13,19)左移9位，變成F(13.9),在截斷整數(shù)位，變成F(6,10)。
有符號定點(diǎn)數(shù)進(jìn)行截位后注意符號位

FPGA中擴(kuò)展定點(diǎn)數(shù)位寬
在進(jìn)行定點(diǎn)數(shù)據(jù)計算時，有可能會出現(xiàn)將低精度數(shù)據(jù)擴(kuò)展到高精度數(shù)據(jù)情況操作，例如若F(8.8)不通過乘法轉(zhuǎn)換成F(9,13)。
整數(shù)部分：如果為負(fù)數(shù)，最高位補(bǔ)1，如果為正數(shù)，最高位補(bǔ)0。
小數(shù)部分：小數(shù)只需要補(bǔ)0即可。
有符號定點(diǎn)數(shù)進(jìn)行截位后注意符號位

無符號與有符號數(shù)據(jù)實現(xiàn)
1在信號輸入端，人為將無符號數(shù)通過assign或者always將無符號數(shù)據(jù)轉(zhuǎn)換成有符號數(shù)，在進(jìn)行運(yùn)算。

無符號定點(diǎn)數(shù)乘法模塊

//無符號數(shù)據(jù)乘法模塊

module unsigned_fixed_point_multiplication#(

parameter P_A_DATA_DW = 16,

P_A_POINT_DW = 8,

P_B_DATA_DW = 16,

P_B_POINT_DW = 8 ,

P_Q_DW =P_A_DATA_DW +P_B_DATA_DW

)

(

input i_clk , // 時鐘

input i_rst , // 復(fù)位

input wire [P_A_DATA_DW - 1:0] i_unsgined_a , // 第一個無符號定點(diǎn)數(shù)

input wire [P_B_DATA_DW - 1:0] i_unsgined_b , // 第二個無符號定點(diǎn)數(shù)

input wire i_unsgined_ab_vld , // 數(shù)據(jù)有效位

output wire [P_A_DATA_DW - 1:0] o_unsgined_cov_a , // 第一個無符號定點(diǎn)數(shù)類型結(jié)果

output wire [P_B_DATA_DW - 1:0] o_unsgined_cov_b , // 第二個無符號定點(diǎn)數(shù)類型結(jié)果

output wire o_unsgined_ab_vld , // 數(shù)據(jù)輸出有效位

output wire [P_Q_DW - 1 :0] o_unsgined_c , // 不做刪減的數(shù)據(jù)輸出

output wire o_unsgined_c_vld // 數(shù)據(jù)輸出有效位

);

localparam P_POINT_DW = P_A_POINT_DW + P_B_POINT_DW ;

reg [P_A_DATA_DW - 1:0] ri_unsgined_a ;

reg [P_B_DATA_DW - 1:0] ri_unsgined_b ;

reg ri_unsgined_ab_vld ;

reg [P_A_DATA_DW - 1:0] ro_unsgined_cov_a ;

reg [P_B_DATA_DW - 1:0] ro_unsgined_cov_b ;

reg ro_unsgined_ab_vld ;

reg [P_Q_DW - 1 :0] ro_unsgined_c ;

reg ro_unsgined_c_vld ;

assign o_unsgined_cov_a = ro_unsgined_cov_a ;

assign o_unsgined_cov_b = ro_unsgined_cov_b ;

assign o_unsgined_ab_vld = ro_unsgined_ab_vld ;

assign o_unsgined_c = ro_unsgined_c ;

assign o_unsgined_c_vld = ro_unsgined_c_vld ;

//數(shù)據(jù)暫存

always @(posedge i_clk or posedge i_rst) begin

if (i_rst) begin

ri_unsgined_a <= 'd0;

ri_unsgined_b <= 'd0;

ri_unsgined_ab_vld <= 'd0;

end else begin

ri_unsgined_a <= i_unsgined_a ? ? ? ;

ri_unsgined_b <= i_unsgined_b ? ? ? ;

ri_unsgined_ab_vld <= i_unsgined_ab_vld ?;

end

end

// 執(zhí)行乘法運(yùn)算

always @(posedge i_clk or posedge i_rst) begin

if (i_rst) begin

ro_unsgined_c <= 'd0;

ro_unsgined_c_vld <= 'd0;

end else if(ri_unsgined_ab_vld)begin

ro_unsgined_c <= ri_unsgined_a * ri_unsgined_b;

ro_unsgined_c_vld <= ri_unsgined_ab_vld;

end else begin

ro_unsgined_c <= ro_unsgined_c;?

ro_unsgined_c_vld <= ?1'd0;

end

end

// 調(diào)整小數(shù)點(diǎn)位置

// 注意：這里沒有進(jìn)行舍入處理，根據(jù)需要可能需要添加

// 執(zhí)行乘法運(yùn)算

always @(posedge i_clk or posedge i_rst) begin

if (i_rst) begin

ro_unsgined_cov_a <= 'd0;

ro_unsgined_cov_b <= 'd0;

ro_unsgined_ab_vld <= 'd0;

end else if(ro_unsgined_c_vld)begin

ro_unsgined_cov_a <= ro_unsgined_c>>P_B_POINT_DW;

ro_unsgined_cov_b <= ro_unsgined_c>>P_A_POINT_DW;

ro_unsgined_ab_vld <= ro_unsgined_c_vld;

end else begin

ro_unsgined_cov_a <= ro_unsgined_cov_a;?

ro_unsgined_cov_b <=ro_unsgined_cov_b;

ro_unsgined_ab_vld <= ?1'd0;

end

end

endmodule

有符號定點(diǎn)數(shù)乘法模塊

//有符號數(shù)據(jù)乘法模塊

module signed_fixed_point_multiplication#(

parameter P_A_DATA_DW = 8,

P_A_POINT_DW = 4,

P_B_DATA_DW = 6,

P_B_POINT_DW = 3 ,

P_Q_DW =P_A_DATA_DW +P_B_DATA_DW

)

(

input i_clk ,

input i_rst ,

input wire signed [P_A_DATA_DW - 1:0] i_sgined_a ,

input wire signed [P_B_DATA_DW - 1:0] i_sgined_b ,

input wire i_sgined_ab_vld ,

output wire signed [P_A_DATA_DW - 1:0] o_sgined_cov_a ,

output wire signed [P_B_DATA_DW - 1:0] o_sgined_cov_b ,

output wire o_sgined_ab_vld ,

output wire signed [P_Q_DW - 1 :0] o_sgined_c ,

output wire o_sgined_c_vld

);

reg signed [P_A_DATA_DW - 1:0] ri_sgined_a ;

reg signed [P_B_DATA_DW - 1:0] ri_sgined_b ;

reg ri_sgined_ab_vld ;

reg signed [P_A_DATA_DW - 1:0] ro_sgined_cov_a ;

reg signed [P_B_DATA_DW - 1:0] ro_sgined_cov_b ;

reg ro_sgined_ab_vld ;

reg signed [P_Q_DW - 1 :0] ro_sgined_c ;

reg ro_sgined_c_vld ;

assign o_sgined_cov_a = ro_sgined_cov_a ;

assign o_sgined_cov_b = ro_sgined_cov_b ;

assign o_sgined_ab_vld = ro_sgined_ab_vld ;

assign o_sgined_c = ro_sgined_c ;

assign o_sgined_c_vld = ro_sgined_c_vld ;

//數(shù)據(jù)暫存

always @(posedge i_clk or posedge i_rst) begin

if (i_rst) begin

ri_sgined_a <= 'd0;

ri_sgined_b <= 'd0;

ri_sgined_ab_vld <= 'd0;

end else begin

ri_sgined_a <= i_sgined_a ? ? ? ;

ri_sgined_b <= i_sgined_b ? ? ? ;

ri_sgined_ab_vld <= i_sgined_ab_vld ?;

end

end

// 執(zhí)行乘法運(yùn)算

always @(posedge i_clk or posedge i_rst) begin

if (i_rst) begin

ro_sgined_c <= 'd0;

ro_sgined_c_vld <= 'd0;

end else if(ri_sgined_ab_vld)begin

ro_sgined_c <= ri_sgined_a * ri_sgined_b;

ro_sgined_c_vld <= ri_sgined_ab_vld;

end else begin

ro_sgined_c <= ro_sgined_c;?

ro_sgined_c_vld <= ?1'd0;

end

end

// 調(diào)整小數(shù)點(diǎn)位置

// 注意：這里沒有進(jìn)行舍入處理，根據(jù)需要可能需要添加

// 執(zhí)行乘法運(yùn)算

always @(posedge i_clk or posedge i_rst) begin

if (i_rst) begin

ro_sgined_cov_a <= 'd0;

ro_sgined_cov_b <= 'd0;

ro_sgined_ab_vld <= 'd0;

end else if(ro_sgined_c_vld)begin

ro_sgined_cov_a <= ro_sgined_c>>P_B_POINT_DW;

ro_sgined_cov_b <= ro_sgined_c>>P_A_POINT_DW;

ro_sgined_ab_vld <= ro_sgined_c_vld;

end else begin

ro_sgined_cov_a <= ro_sgined_cov_a;?

ro_sgined_cov_b <=ro_sgined_cov_b;

ro_sgined_ab_vld <= ?1'd0;

end

end

endmodule