FPGA中最常用的還是定點(diǎn)化數(shù)據(jù)處理方法，本文對(duì)定點(diǎn)化數(shù)據(jù)處理方法進(jìn)行簡(jiǎn)要探討，并給出必要的代碼例子。

1、一般擴(kuò)位原則：

1） 加減法運(yùn)算：擴(kuò)位位寬=ceil(log2(加法個(gè)數(shù)))

如：兩個(gè)加法擴(kuò)1位，三個(gè)四個(gè)加法擴(kuò)2位…

2）乘法運(yùn)算：結(jié)果擴(kuò)位位寬=兩個(gè)乘數(shù)位寬的和

如：15bit數(shù)與14bit相乘結(jié)果位寬應(yīng)為29bit。

3）除法運(yùn)算：結(jié)果擴(kuò)位位寬=被除數(shù)位寬與除數(shù)位寬的差

擴(kuò)位時(shí)對(duì)于有符號(hào)數(shù)，高位擴(kuò)展時(shí)擴(kuò)展符號(hào)位，對(duì)于無符號(hào)數(shù)高位擴(kuò)展時(shí)直接補(bǔ)零。因?yàn)橛蟹?hào)數(shù)高位是符號(hào)位，擴(kuò)位補(bǔ)零會(huì)將負(fù)數(shù)擴(kuò)展為錯(cuò)誤的正數(shù)，而無符號(hào)數(shù)沒有符號(hào)位，對(duì)位最高bit為1的無符號(hào)數(shù)，擴(kuò)展符號(hào)位同樣會(huì)導(dǎo)致數(shù)據(jù)異常。

符號(hào)位擴(kuò)展：

2、高位截位，分為飽和截位和直接截位：

1）高位直接截位，直接拋掉高位保留低位，在確認(rèn)信號(hào)不會(huì)溢出的模塊使用直接截位的方法，節(jié)省資源；

2）高位飽和截位：對(duì)計(jì)算后的數(shù)據(jù)進(jìn)行判斷，如果超出位寬，正數(shù)輸出為最大值，負(fù)數(shù)輸出為最小值；判斷方法就是看高位是否完全相同。

3、低位截位：

1）直接截位：功率計(jì)算等統(tǒng)計(jì)模塊會(huì)使用，數(shù)字信號(hào)處理中不會(huì)使用，因?yàn)檫@種方式，頻域會(huì)出現(xiàn)直流。

2）四舍五入：如下所示，上一篇文章中說了數(shù)據(jù)的表示（FPGA數(shù)字信號(hào)處理之?dāng)?shù)據(jù)的表示），看一看到對(duì)于補(bǔ)碼，verilog中只針對(duì)負(fù)數(shù)的0.5進(jìn)行特殊處理即可。

代碼如下，代碼中會(huì)判斷信號(hào)是否是-n.5，進(jìn)行處理。

3）近似四舍五入，對(duì)于真四舍五入來說，對(duì)-0.5的判斷邏輯較為復(fù)雜，而且有的數(shù)據(jù)處理對(duì)-0.5的要求也不高，此時(shí)可以采用近似四舍五入的方法，之前的代碼中最常出現(xiàn)的就是這種處理方式：

可以看到這種處理方式下-0.5的值是偏大的。

另外，要注意上一篇文章中多次提到的IEEE 754浮點(diǎn)數(shù)標(biāo)準(zhǔn)里面，對(duì)于浮點(diǎn)數(shù)取整的規(guī)定如下

1.就近舍入Round to nearest (even)

2. 向零舍入（Truncate）

3.朝正無窮舍入Round up (toward +∞)

4.朝負(fù)無窮舍入Round down (toward ?∞)

python等默認(rèn)使用的就是 就近舍入Round to nearest (even) 處理方法，python中的計(jì)算結(jié)果為：

round(0.5)= 0

round(1.5)=2

這一點(diǎn)大家做算法時(shí)要注意一下。