目前，超大規(guī)模系統(tǒng)級(jí)驗(yàn)證已成為影響芯片研發(fā)效率、成本控制與產(chǎn)品迭代的核心環(huán)節(jié)。當(dāng)前用戶普遍面臨以下共性挑戰(zhàn)：版本構(gòu)建周期往往長(zhǎng)達(dá)數(shù)天；調(diào)試過(guò)程中波形分析猶如“大海撈針”；測(cè)試環(huán)境受限于單線程瓶頸，拖慢整體流程；百萬(wàn)門(mén)級(jí)硬件加速器有近三分之二的時(shí)間處于低利用率狀態(tài)……

今年ICCAD 演講現(xiàn)場(chǎng)，針對(duì)這些共性痛點(diǎn)，芯華章軟件架構(gòu)師徐欣系統(tǒng)分享了以芯華章硬件加速器HuaEmu E1為核心的解決方案，從編譯效率、調(diào)試能力、testbench加速到資源配置為用戶提供可靠的驗(yàn)證支撐。

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分布式編譯技術(shù)

破解超大規(guī)模設(shè)計(jì)構(gòu)建效率瓶頸

“底層規(guī)模大了之后，整個(gè)編譯的時(shí)間就會(huì)變得很長(zhǎng)。” HuaEmu通過(guò)模組化編譯方式來(lái)解決版本構(gòu)建慢這一挑戰(zhàn)，這一思路深度融入 HuaEmu E1 系統(tǒng)的技術(shù)架構(gòu)設(shè)計(jì)：

? 對(duì)稱模塊歸一化處理

對(duì)設(shè)計(jì)中對(duì)稱模塊統(tǒng)一編譯復(fù)用，削減重復(fù)算力損耗

? 構(gòu)建多級(jí)拓?fù)淝蟹旨軜?gòu)

實(shí)現(xiàn)軟硬件拓?fù)渖疃绕鹾希瑑?yōu)化編譯適配性與執(zhí)行效率

? 多進(jìn)程多主機(jī)并行 + 增量編譯

突破單服務(wù)器資源約束，模塊內(nèi)部非接口小幅改動(dòng)時(shí)，僅需獨(dú)立處理目標(biāo)模塊并替換，配合單次系統(tǒng)級(jí)靜態(tài)時(shí)序分析（STA）即可完成迭代

該方案以模組化分布編譯為核心創(chuàng)新，實(shí)現(xiàn)編譯流程并行化，顯著降低算力與資源占用，能夠有效提示超大規(guī)模設(shè)計(jì)構(gòu)建效率瓶頸。

雙模協(xié)同 + 時(shí)空切片

實(shí)現(xiàn)調(diào)試效率與精度的最優(yōu)平衡

除了版本構(gòu)建慢，超大規(guī)模芯片調(diào)試環(huán)節(jié)的海量波形處理、跨階段回溯難、調(diào)試場(chǎng)景適配不足等問(wèn)題，同樣制約著研發(fā)進(jìn)度與質(zhì)量。芯華章以 “雙模協(xié)同 + 時(shí)空切片” 雙技術(shù)路徑，實(shí)現(xiàn)調(diào)試效率與精度的最優(yōu)平衡。

? 基于雙模的驗(yàn)證方法學(xué)

用戶無(wú)需分別適配兩套硬件與軟件系統(tǒng)，依托同一套硬件和可切換 option 的軟件方案，可先通過(guò) Emulator 完成 Prototyping 系統(tǒng)環(huán)境的快速搭建（bring up），再無(wú)縫切換至 Prototyping 模式開(kāi)展軟件早期開(kāi)發(fā)、validation 或全量regression；當(dāng)Prototyping平臺(tái)遇到調(diào)試難題時(shí)，可以平滑切換到Emulation模式，高效完成問(wèn)題定位。

? 調(diào)試場(chǎng)景全適配

針對(duì)Emulator mode，FPGA相較于ASIC base的Emulator雖有局限但也有優(yōu)勢(shì)，我們提供了三種調(diào)試狀態(tài)按需適配——從4 兆效率快速篩到支持 trigger 動(dòng)態(tài)配置與核心 IP 復(fù)位的中等復(fù)雜度分析，再有 200K 速度下Full vision功能深度復(fù)現(xiàn)，全面覆蓋不同調(diào)試場(chǎng)景。

超大規(guī)模調(diào)試時(shí)波形量極大，對(duì)服務(wù)器和存儲(chǔ)波形的DDR造成很大挑戰(zhàn)。對(duì)此，我們提出解決方案：“芯華章提供基于空間和時(shí)間切片的優(yōu)化調(diào)試方法，在編譯階段完成波形數(shù)據(jù)的模塊（空間維度）與時(shí)間片（時(shí)間維度）拆分，讓工程師聚焦核心模塊與關(guān)鍵時(shí)間節(jié)點(diǎn)，擺脫海量無(wú)效數(shù)據(jù)的困擾?！边@一方案既顯著降低服務(wù)器吞吐量與 DDR 存儲(chǔ)負(fù)載，又大幅提升波形恢復(fù)速率與問(wèn)題定位精準(zhǔn)度。

多維度并行測(cè)試技術(shù)

釋放驗(yàn)證環(huán)境最大效能

在軟硬件協(xié)同驗(yàn)證場(chǎng)景中，DUT 部分雖已通過(guò)硬件加速提升效能，但復(fù)雜testbench單線程運(yùn)行的局限，導(dǎo)致測(cè)試環(huán)境吞吐量不足，成為大規(guī)模驗(yàn)證的效率瓶頸— 正是“測(cè)試環(huán)境運(yùn)行慢” 的核心痛點(diǎn)。我們?cè)谘葜v中介紹：“我們的 co-sim技術(shù)原生支持多 host、多進(jìn)程、多線程設(shè)定，從架構(gòu)上打破單線程瓶頸，讓測(cè)試環(huán)境效能充分釋放。”

芯華章 co-sim 技術(shù)構(gòu)建原生多主機(jī)、多進(jìn)程、多線程測(cè)試架構(gòu)，支持testbench跨主機(jī)分布式部署，不同主機(jī)的激勵(lì)源通過(guò)獨(dú)立進(jìn)程并行處理，實(shí)現(xiàn)負(fù)載均衡；軟硬件采用非阻塞式事件同步，擺脫同一仿真事件綁定的限制，最大化釋放處理潛能。

該方案可精準(zhǔn)解決復(fù)雜testbench運(yùn)行效率低下的問(wèn)題，為復(fù)雜testbench的超大規(guī)模系統(tǒng)級(jí)驗(yàn)證提供高效支撐，確保驗(yàn)證任務(wù)按節(jié)點(diǎn)高質(zhì)量完成。

云原生驗(yàn)證解決方案

優(yōu)化資源配置降低研發(fā)成本

芯片企業(yè)對(duì)超大規(guī)模驗(yàn)證的需求呈現(xiàn)明顯的時(shí)間窗口期特征，大規(guī)模硬件加速器的購(gòu)置與維護(hù)成本高昂，而閑置期的資源浪費(fèi)進(jìn)一步推高研發(fā)成本，形成資源配置與實(shí)際需求的錯(cuò)配矛盾。

芯華章云原生驗(yàn)證解決方案，通過(guò)X-EPIC Hardware Cloud Manager將綜合編譯流程與云服務(wù)深度融合，實(shí)現(xiàn)驗(yàn)證資源的彈性調(diào)度與按需使用。在滿足用戶IT合規(guī)要求的前提下，編譯過(guò)程中自動(dòng)將Runtime所需東西推到云側(cè)，云側(cè)處理后再自動(dòng)將可生成波形的raw data推回用戶側(cè)，配合芯華章Fusion Debug實(shí)時(shí)聯(lián)動(dòng)調(diào)試，讓用戶在最需要的時(shí)間內(nèi)靈活使用驗(yàn)證資源，滿足驗(yàn)證資源需求的同時(shí)無(wú)需為閑置算力付出額外成本，這是我們?cè)平鉀Q方案的核心價(jià)值。

除技術(shù)分享外，芯華章展臺(tái)聚焦AI、RISC-V 等前沿驗(yàn)證場(chǎng)景，通過(guò)真實(shí)項(xiàng)目直觀展現(xiàn)技術(shù)落地成效，更有產(chǎn)品演示與專家一對(duì)一交流環(huán)節(jié)。用戶可攜項(xiàng)目驗(yàn)證痛點(diǎn)深度咨詢，現(xiàn)場(chǎng)專家憑實(shí)戰(zhàn)經(jīng)驗(yàn)給出定制化解決方案與落地路徑，助力用戶破解驗(yàn)證卡點(diǎn)、加速項(xiàng)目落地。

面對(duì)不斷變化的市場(chǎng)需求和技術(shù)挑戰(zhàn)，芯華章將始終以“技術(shù)深耕” 為底色，用成熟的工具方案支撐產(chǎn)業(yè)鏈伙伴縮短研發(fā)周期、突破驗(yàn)證卡點(diǎn)，以踏實(shí)的技術(shù)迭代、專業(yè)的服務(wù)能力持續(xù)致力于探索EDA工具的創(chuàng)新路徑，為客戶提供更加高效、可靠的驗(yàn)證解決方案。