DS92LV241x：5 - 50 MHz 24 位通道鏈路 II 串行器和解串器的深度解析

在電子設(shè)計領(lǐng)域，數(shù)據(jù)的高效、穩(wěn)定傳輸至關(guān)重要。DS92LV2411（串行器）和 DS92LV2412（解串器）芯片組作為數(shù)據(jù)傳輸?shù)年P(guān)鍵組件，為我們解決了諸多數(shù)據(jù)傳輸難題。今天，就讓我們深入探究這一芯片組的特性、應(yīng)用及設(shè)計要點(diǎn)。

文件下載：ds92lv2412.pdf

芯片特性概述

數(shù)據(jù)傳輸與接口特性

• 數(shù)據(jù)與時鐘規(guī)格：該芯片組支持 24 位數(shù)據(jù)、3 位控制信號，時鐘頻率范圍為 5 至 50 MHz。它能將并行的 24 位 LVCMOS 數(shù)據(jù)接口轉(zhuǎn)換為包含嵌入式時鐘信息的單通道高速 CML 串行接口，有效消除了時鐘和數(shù)據(jù)之間的偏斜問題。
• 傳輸能力與距離：應(yīng)用負(fù)載最高可達(dá) 1.2 Gbps，采用交流耦合互連時，STP 電纜最長可達(dá) 10 米，同軸電纜可達(dá) 20 米以上。
• 接口兼容性：具備 1.8 V 或 3.3 V 兼容的 LVCMOS I/O 接口，且在串行器和解串器上都集成了終端電阻。

功能特性

• BIST 模式：支持全速內(nèi)置自測試（BIST）模式及報告引腳，可用于驗(yàn)證鏈路完整性和系統(tǒng)診斷。
• 配置方式：可通過引腳或 I2C 兼容的串行控制總線進(jìn)行配置。
• 電源管理：具有掉電模式，能有效降低功耗，ESD 額定值高達(dá) 8 kV HBM。
• EMI 降低：串行器支持展頻時鐘（SSC）輸入，具備可編程的發(fā)射去加重、接收均衡、片上擾碼和直流平衡功能，有助于減少 EMI。

詳細(xì)功能描述

串行器功能

EMI 降低特性

• 數(shù)據(jù)隨機(jī)化和加擾：采用三步編碼過程，先對并行數(shù)據(jù)進(jìn)行加擾，使其隨機(jī)化，再進(jìn)行直流平衡，最后經(jīng)過位洗牌電路傳輸，有效防止了串行流上的靜態(tài)數(shù)據(jù)模式，降低了 EMI。
• 展頻兼容性：CLKIN 能夠跟蹤主機(jī)源的展頻時鐘，支持高達(dá) 35 kHz 的調(diào)制和 ±0.5%、±1% 或 ±2% 的偏差。

信號調(diào)節(jié)與電源管理

• VOD 選擇：可通過 VODSEL 引腳選擇差分輸出電壓，以適應(yīng)不同的應(yīng)用環(huán)境。
• 去加重控制：De - Emph 引腳可控制去加重的程度，用于抵消長電纜或有損電纜的負(fù)載效應(yīng)。
• 電源節(jié)省：具有睡眠模式、停止時鐘功能，并行總線和串行總線接口可支持 1.8 V 或 3.3 V 電壓，降低了系統(tǒng)噪聲和功耗。
• 像素時鐘邊緣選擇：RFB 引腳可確定數(shù)據(jù)鎖存的邊緣，可通過外部引腳或寄存器控制。

解串器功能

信號調(diào)節(jié)與 EMI 降低

• 輸入均衡：可通過 EQ 引腳或寄存器控制接收器輸入均衡，增加輸入信號的眼圖開口。
• 輸出擺率選擇：通過 OS_CLKOUT 和 OS_DATA 引腳或寄存器選擇輸出擺率，以適應(yīng)不同的負(fù)載需求。
• 共模濾波：CMF 引腳可連接電容進(jìn)行額外的共模濾波，提高噪聲抑制能力。
• SSCG 生成：可內(nèi)部生成展頻時鐘（SSCG），降低系統(tǒng) EMI。

電源管理與時鐘恢復(fù)

• 電源節(jié)省：具有掉電模式和停止流睡眠功能，可有效降低功耗。
• 時鐘數(shù)據(jù)恢復(fù)：通過 LOCK 引腳和 OSS_SEL 引腳或寄存器控制輸出狀態(tài)，確保數(shù)據(jù)和時鐘的正確恢復(fù)。
• 振蕩器輸出：提供可選的時鐘輸出，可在輸入時鐘丟失時使用，頻率可通過外部引腳或寄存器選擇。

內(nèi)置自測試（BIST）

BIST 功能可用于測試高速串行鏈路，在原型階段、設(shè)備生產(chǎn)和系統(tǒng)診斷中非常有用。在 BIST 模式下，串行器輸出測試模式（PRBS7），解串器檢測并監(jiān)控錯誤，通過 PASS 引腳輸出測試結(jié)果。

應(yīng)用與實(shí)現(xiàn)

應(yīng)用信息

該芯片組適用于主機(jī)（圖形處理器）和顯示器之間的接口，支持 24 位色深（RGB888），也可用于 18 位色應(yīng)用。解串器應(yīng)靠近目標(biāo)設(shè)備，需注意 CLK 輸出走線的設(shè)計。

典型應(yīng)用設(shè)計

設(shè)計要求

在典型設(shè)計中，需考慮輸入?yún)?shù)，如時鐘頻率、電源電壓等，同時要注意 PCB 布局和布線，以確保信號質(zhì)量。

連接方式

• 串行器：CML 輸出需通過 0.1 μF 交流耦合電容連接到線路，電源引腳附近需放置旁路電容?？赏ㄟ^系統(tǒng) GPO 信號控制 PDB 和 BISTEN 引腳，根據(jù)需要選擇 VODSEL 和 De - Emphasis 值。
• 解串器：CML 輸入采用 0.1 μF 耦合電容，電源引腳附近放置旁路電容。通過引腳或 strap 控制模式選擇設(shè)備特性，如控制信號濾波器、接收器輸入均衡等。

電源要求

VDD 電源斜坡應(yīng)在 1.5 ms 內(nèi)單調(diào)上升，若較慢則需在 PDB 引腳添加電容。當(dāng) PDB 引腳連接到 VDDIO 時，建議使用 10 kΩ 上拉電阻和 22 uF 電容到地。

傳輸介質(zhì)

可采用 PCB 走線、雙絞線電纜或 50Ω 同軸電纜，差分串行接口的差分阻抗應(yīng)為 100Ω，以確保信號傳輸?shù)姆€(wěn)定性。

熱插拔特性

支持熱插拔應(yīng)用，解串器能在實(shí)時插入事件中自動鎖定到活動數(shù)據(jù)流。

串行互連指南

遵循 100Ω 耦合差分對的設(shè)計原則，注意間距規(guī)則，盡量減少過孔數(shù)量，保持走線平衡，降低阻抗不連續(xù)性。

設(shè)計要點(diǎn)與注意事項

電源供應(yīng)

• 芯片設(shè)計工作電壓為 1.8 V，部分電路采用單獨(dú)的電源和接地引腳，以減少開關(guān)噪聲的影響。
• 可使用外部濾波器為敏感電路（如 PLL）提供干凈的電源。

PCB 布局

• 電源布局：采用薄介電層（2 至 4 密耳）的電源/接地夾層，可提高電源系統(tǒng)性能。使用表面貼裝電容，將小值電容靠近引腳放置，在電源入口處添加大電容。
• 信號布局：將 LVCMOS 信號與 CML 線路分開，采用緊密耦合的 100Ω 差分線路，減少噪聲干擾。

ESD 防護(hù)

該設(shè)備的 ESD 保護(hù)有限，在存儲或處理時，應(yīng)將引腳短路或放置在導(dǎo)電泡沫中，防止靜電損壞。

總結(jié)

DS92LV241x 芯片組憑借其出色的數(shù)據(jù)傳輸能力、豐富的功能特性和良好的兼容性，在顯示接口等領(lǐng)域具有廣泛的應(yīng)用前景。在設(shè)計過程中，我們需要充分考慮其特性和要求，合理布局 PCB，做好電源管理和 ESD 防護(hù)，以確保系統(tǒng)的穩(wěn)定性和可靠性。大家在實(shí)際應(yīng)用中是否遇到過類似芯片的設(shè)計難題呢？歡迎在評論區(qū)分享你的經(jīng)驗(yàn)和見解。