深度剖析DS90CR485：高速串行化芯片的卓越之選

在高速數(shù)據(jù)傳輸領(lǐng)域，如何高效、穩(wěn)定地實(shí)現(xiàn)數(shù)據(jù)的串行化與傳輸是工程師們面臨的重要挑戰(zhàn)。德州儀器（TI）的DS90CR485 133-MHz、48位通道鏈路串行器（6.384 Gbps）為解決這一問題提供了出色的方案。今天，我們就來深入了解這款芯片的特性、應(yīng)用以及設(shè)計(jì)要點(diǎn)。

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1. 產(chǎn)品概述

DS90CR485芯片具有高達(dá)6.384 Gbps的吞吐量，能夠?qū)?4路LVCMOS/LVTTL雙沿輸入（每個(gè)時(shí)鐘周期鎖存48位數(shù)據(jù)）串行化到8路低壓差分信號(hào)（LVDS）流上。同時(shí)，一個(gè)鎖相傳輸時(shí)鐘也會(huì)通過第9路LVDS鏈路與數(shù)據(jù)流并行傳輸。這種設(shè)計(jì)大大減少了電纜和連接器的尺寸與成本，同時(shí)雙沿輸入能夠在時(shí)鐘的上升沿和下降沿都對(duì)數(shù)據(jù)進(jìn)行選通，有效減少了所需的引腳數(shù)量，簡化了主機(jī)芯片與串行器之間的PCB布線。

1.1 主要特性

• 高吞吐量：最高可達(dá)6.384 Gbps，滿足高速數(shù)據(jù)傳輸需求。
• 寬時(shí)鐘支持：支持66 - 133 MHz的輸入時(shí)鐘，適應(yīng)不同的應(yīng)用場(chǎng)景。
• 預(yù)加重功能：減少電纜負(fù)載效應(yīng)。
• 直流平衡：降低碼間干擾（ISI）失真。
• 低功耗：采用2.5 V電源供電。
• 引腳布局合理：采用直通式引腳布局，方便PCB設(shè)計(jì)。
• 封裝形式：100引腳TQFP封裝。
• 標(biāo)準(zhǔn)兼容：符合TIA/EIA - 644 - A LVDS標(biāo)準(zhǔn)，具有良好的兼容性。

1.2 應(yīng)用場(chǎng)景

DS90CR485與DS90CR486通道鏈路接收器兼容，并且向后兼容其他通道鏈路接收器，如DS90CR482和DS90CR484。它主要應(yīng)用于背板電纜互連等高速點(diǎn)對(duì)點(diǎn)應(yīng)用場(chǎng)景，能夠有效解決電磁干擾（EMI）和互連尺寸問題。

2. 技術(shù)規(guī)格詳解

2.1 絕對(duì)最大額定值

在實(shí)際應(yīng)用中，必須嚴(yán)格遵守芯片的絕對(duì)最大額定值，否則可能會(huì)對(duì)芯片造成永久性損壞。DS90CR485的主要絕對(duì)最大額定值如下：

• 電源電壓：Vcc范圍為 - 0.2 - 2.7 V，Vcc3范圍為 - 0.3 - 3.6 V。
• 輸入輸出電壓：LVCMOS/LVTTL輸入電壓范圍為 - 0.3 - (Vccs + 0.3) V，LVDS輸出電壓范圍為 - 0.3 - (Vcc + 0.3) V。
• 其他參數(shù)：LVDS短路持續(xù)時(shí)間為連續(xù)，最大封裝功耗在25℃時(shí)為2.9 W，TQFP封裝在25℃以上需以23.8 mW/℃的速率降額，焊接溫度（4秒）為260℃，結(jié)溫為150℃，存儲(chǔ)溫度范圍為 - 65 - 150℃。

2.2 ESD額定值

靜電放電（ESD）是芯片在使用過程中需要特別關(guān)注的問題，它可能會(huì)對(duì)芯片造成不同程度的損壞。DS90CR485的ESD額定值如下：人體模型（HBM）下，電源和接地引腳的ESD額定值為 + 1500 V，I/O和控制引腳為 + 2000 V，EIAJ（02, 200 pF）為 + 200 V。在芯片的使用和處理過程中，一定要采取適當(dāng)?shù)姆漓o電措施，以避免ESD對(duì)芯片造成損害。

2.3 推薦工作條件

為了確保芯片的正常工作和性能穩(wěn)定，需要在推薦的工作條件下使用。DS90CR485的推薦工作條件如下：

• 電源電壓：Vcc為2.37 - 2.62 V，Vcc3為2.37 - 3.46 V（可選2.5/3.3 V）。
• 工作溫度： - 10 - 70℃。
• 電源噪聲電壓：最大為100 mVpp。
• 時(shí)鐘速率：66 - 133 MHz。

2.4 電氣特性和其他參數(shù)

文檔中還詳細(xì)給出了芯片的電氣特性、推薦輸入要求、開關(guān)特性等參數(shù)，這些參數(shù)對(duì)于芯片的設(shè)計(jì)和應(yīng)用至關(guān)重要。例如，在LVCMOS/LVTTL輸入方面，高電平輸入電壓VIH為2 VCC3 V，低電平輸入電壓VIL為GND - 0.8 V等；在LVDS輸出方面，差分輸出電壓VOD為250 - 450 mV等。這些參數(shù)的準(zhǔn)確把握有助于工程師進(jìn)行合理的電路設(shè)計(jì)和性能優(yōu)化。

3. 引腳配置與功能

DS90CR485采用100引腳TQFP封裝，引腳功能豐富多樣，不同的引腳承擔(dān)著不同的作用。例如，BAL引腳用于控制直流平衡功能，CLK1P和CLK1M為LVDS差分時(shí)鐘輸出引腳，CLKIN為時(shí)鐘輸入引腳等。在實(shí)際設(shè)計(jì)中，需要根據(jù)芯片的功能需求和應(yīng)用場(chǎng)景合理連接各個(gè)引腳。同時(shí)，要注意一些引腳的特殊要求，如未使用的輸入數(shù)據(jù)引腳需要外接1 kΩ的下拉電阻，TSEN引腳為開集電極輸出，需要外接1 kΩ的上拉電阻等。這些細(xì)節(jié)對(duì)于芯片的正常工作至關(guān)重要，大家在設(shè)計(jì)時(shí)要特別留意。

4. 芯片特性深度解析

4.1 預(yù)加重功能

預(yù)加重功能通過在LVDS邏輯轉(zhuǎn)換期間增加額外的電流，有效減少了電纜負(fù)載效應(yīng)。預(yù)加重強(qiáng)度可以通過在“PRE”引腳施加0.75 V至Vcc的直流電壓來設(shè)置，輸入電壓越高，數(shù)據(jù)轉(zhuǎn)換期間的動(dòng)態(tài)電流幅度就越大。通過選擇合適的上拉電阻Rpre，可以設(shè)置不同的預(yù)加重水平，如10 kΩ或不連接時(shí)為標(biāo)準(zhǔn)LVDS，3.5 kΩ時(shí)為12.5%預(yù)加重等。在實(shí)際應(yīng)用中，我們可以根據(jù)互連性能和時(shí)鐘速率來選擇合適的預(yù)加重水平，以提高數(shù)據(jù)傳輸?shù)馁|(zhì)量。大家可以思考一下，在不同的時(shí)鐘速率下，如何選擇最優(yōu)的預(yù)加重參數(shù)呢？

4.2 抖動(dòng)抑制

該芯片的發(fā)射器設(shè)計(jì)能夠有效抑制輸入時(shí)鐘的周期到周期抖動(dòng)，將極低的抖動(dòng)傳遞到輸出端。通過測(cè)量，在施加輸入階躍函數(shù)抖動(dòng)的情況下，周期到周期抖動(dòng)小于100 ps。這大大降低了輸入時(shí)鐘源抖動(dòng)的影響，提高了數(shù)據(jù)采樣的準(zhǔn)確性。為了進(jìn)一步減少輸出抖動(dòng)，我們需要盡量減少電源噪聲，并使用低抖動(dòng)的時(shí)鐘源。在實(shí)際的設(shè)計(jì)中，大家可以分享一下自己在降低電源噪聲和選擇時(shí)鐘源方面有哪些經(jīng)驗(yàn)和技巧呢？

4.3 直流平衡模式

當(dāng)發(fā)射器和接收器的BAL引腳都拉高時(shí)，芯片進(jìn)入直流平衡模式。在這種模式下，每個(gè)LVDS數(shù)據(jù)信號(hào)線上除了傳輸數(shù)據(jù)信息外，還會(huì)在每個(gè)周期額外傳輸一個(gè)直流平衡位（BAL），其目的是最小化信號(hào)線上的短期和長期直流偏置。直流平衡位的值是根據(jù)當(dāng)前字的運(yùn)行字差異和數(shù)據(jù)差異計(jì)算得出的，通過選擇性地發(fā)送未修改或反轉(zhuǎn)的數(shù)據(jù)來實(shí)現(xiàn)。在不同的運(yùn)行字差異和當(dāng)前字差異組合下，數(shù)據(jù)的發(fā)送方式也不同，具體可以參考文檔中的表格。在實(shí)際應(yīng)用中，直流平衡模式對(duì)于長電纜傳輸和減少碼間干擾非常有幫助，大家在設(shè)計(jì)長距離傳輸系統(tǒng)時(shí)不妨考慮使用該模式。

4.4 其他特性

芯片還具有TSEN引腳用于檢測(cè)遠(yuǎn)程終端電阻的存在，BIST功能用于信號(hào)質(zhì)量測(cè)試，支持電源關(guān)閉功能以降低功耗，以及去斜功能來補(bǔ)償數(shù)據(jù)信號(hào)之間的固定互連偏差等特性。這些特性為芯片的應(yīng)用提供了更多的靈活性和可靠性。例如，TSEN引腳可以讓我們及時(shí)了解電纜的連接狀態(tài)，BIST功能可以方便我們進(jìn)行信號(hào)質(zhì)量的檢測(cè)和調(diào)試。大家在實(shí)際應(yīng)用中，有沒有充分利用這些特性來優(yōu)化自己的設(shè)計(jì)呢？

5. 應(yīng)用與設(shè)計(jì)要點(diǎn)

5.1 應(yīng)用配置

背板應(yīng)用

在背板應(yīng)用中，若差分線阻抗為100 Ω，可通過走線布局控制差分線的線對(duì)間偏差。對(duì)于短PCB距離走線的背板應(yīng)用，通常不需要發(fā)射器的預(yù)加重功能，“PRE”引腳應(yīng)保持開路。但為了應(yīng)對(duì)可能的重電容負(fù)載效應(yīng)，可以預(yù)留一個(gè)上拉電阻到Vcc的電阻焊盤。

電纜互連應(yīng)用

在需要長電纜驅(qū)動(dòng)能力的應(yīng)用中，DS90CR485通過使用直流平衡數(shù)據(jù)傳輸和預(yù)加重功能，提供了更高的帶寬支持和更長的電纜驅(qū)動(dòng)能力。用戶可以通過選擇合適的預(yù)加重水平，在數(shù)據(jù)轉(zhuǎn)換期間提供額外的輸出電流，以抵消電纜負(fù)載效應(yīng)。同時(shí)，可選的周期到周期直流平衡功能可以減少長電纜應(yīng)用中的碼間干擾，在電纜的接收端提供低失真的眼圖。

5.2 典型應(yīng)用設(shè)計(jì)

DS90CR485常用于將24位LVCMOS/LVTTL雙沿?cái)?shù)據(jù)輸入轉(zhuǎn)換為8通道LVDS數(shù)據(jù)流。在設(shè)計(jì)過程中，需要遵循一些LVDS互連準(zhǔn)則，如使用100 Ω的耦合差分對(duì)，遵循S/2S/3S規(guī)則進(jìn)行間距設(shè)置，盡量減少過孔數(shù)量，在高于500 Mbps的線速度下使用差分連接器，保持走線平衡，最小化線對(duì)內(nèi)和線對(duì)間的偏差，并盡可能靠近接收器輸入進(jìn)行終端匹配等。這些準(zhǔn)則對(duì)于確保數(shù)據(jù)傳輸?shù)姆€(wěn)定性和可靠性非常重要，大家在實(shí)際設(shè)計(jì)中一定要嚴(yán)格遵守。

5.3 電源和布局建議

電源旁路

在電源引腳處必須使用旁路電容，不同的引腳為電路的不同部分供電，因此除了引腳功能表中特別說明的情況外，所有電源引腳附近都應(yīng)放置電容。建議在每個(gè)電源引腳附近使用高頻陶瓷（推薦表面貼裝）0.1 μF的電容，如果空間允許，可以并聯(lián)一個(gè)0.01 μF的電容，且較小值的電容應(yīng)更靠近器件引腳。在PLLVCC和LVDSVCC引腳附近建議使用4.7 - 10 μF的大容量電容，并使用寬走線連接電容和引腳。

布局設(shè)計(jì)

在設(shè)計(jì)LVDS器件的電路板布局和疊層時(shí)，應(yīng)確保為器件提供低噪聲的電源饋電。良好的布局實(shí)踐應(yīng)將高頻或高電平的輸入輸出分開，以減少不必要的雜散噪聲拾取、反饋和干擾?？梢允褂帽‰娊橘|(zhì)（2 - 4 mil）的電源/接地夾層來提高電源系統(tǒng)性能，這種布局可以為PCB電源系統(tǒng)提供平面電容，降低電感寄生效應(yīng)，在高頻下尤為有效。同時(shí)，應(yīng)使用至少四層板，其中包含電源和接地層，將LVCMOS信號(hào)與LVDS線分開，以防止LVCMOS線耦合到LVDS線。對(duì)于LVDS互連，通常建議使用100 Ω的緊密耦合差分線，這樣可以確保耦合噪聲以共模形式出現(xiàn)，從而被接收器抑制，同時(shí)也可以減少輻射。

DS90CR485是一款功能強(qiáng)大、性能卓越的高速串行化芯片，在高速數(shù)據(jù)傳輸領(lǐng)域具有廣泛的應(yīng)用前景。通過深入了解其特性、技術(shù)規(guī)格、引腳配置和應(yīng)用設(shè)計(jì)要點(diǎn)，我們可以更好地利用這款芯片，設(shè)計(jì)出高效、穩(wěn)定的高速數(shù)據(jù)傳輸系統(tǒng)。在實(shí)際應(yīng)用中，大家還需要根據(jù)具體的需求和場(chǎng)景進(jìn)行合理的選擇和優(yōu)化，不斷探索和創(chuàng)新，以實(shí)現(xiàn)更好的設(shè)計(jì)效果。希望本文能對(duì)大家在DS90CR485的應(yīng)用和設(shè)計(jì)方面有所幫助，大家在使用過程中如果遇到任何問題或者有新的發(fā)現(xiàn)，歡迎一起交流和分享。