DS90CR483A/DS90CR484A：高速LVDS通道鏈路收發(fā)器的卓越之選

在如今的電子設(shè)計(jì)領(lǐng)域，高速數(shù)據(jù)傳輸與可靠信號處理是眾多項(xiàng)目的核心需求。德州儀器（TI）的DS90CR483A/DS90CR484A 48位LVDS通道鏈路收發(fā)器（SER/DES）憑借其出色的性能與特性，成為眾多工程師的理想之選。今天，我們就來深入了解這款芯片的方方面面。

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芯片概述

DS90CR483A作為發(fā)射器，可將48位的CMOS/TTL數(shù)據(jù)轉(zhuǎn)換為8個(gè)LVDS（低電壓差分信號）數(shù)據(jù)流，并通過第9個(gè)LVDS鏈路并行傳輸鎖相的發(fā)送時(shí)鐘。而DS90CR484A作為接收器，則能將LVDS數(shù)據(jù)流轉(zhuǎn)換回48位的CMOS/TTL數(shù)據(jù)。在112MHz的發(fā)送時(shí)鐘頻率下，每個(gè)LVDS數(shù)據(jù)通道的傳輸速率可達(dá)672Mbps，總數(shù)據(jù)吞吐量高達(dá)5.38Gbit/s（672Mbytes/s）。這種數(shù)據(jù)復(fù)用方式大幅減少了電纜使用，傳統(tǒng)的長距離并行單端總線通常需要為每個(gè)有效信號配備一根地線，而使用這款芯片，僅需19根導(dǎo)體（8對數(shù)據(jù)線、1對時(shí)鐘線和至少1根地線），電纜寬度減少了80%，不僅節(jié)省了系統(tǒng)成本，還減小了連接器的物理尺寸和成本，同時(shí)降低了屏蔽要求。

芯片特性亮點(diǎn)

高帶寬與寬時(shí)鐘支持

芯片支持最高5.38Gbits/sec的帶寬，輸入時(shí)鐘范圍為33MHz至112MHz，能夠滿足多種高速數(shù)據(jù)傳輸需求。

電纜優(yōu)化特性

• 預(yù)加重技術(shù)：通過在數(shù)據(jù)轉(zhuǎn)換期間提供額外的輸出電流，有效減少電纜負(fù)載效應(yīng)。預(yù)加重強(qiáng)度可通過“PRE”引腳的直流電壓電平設(shè)置，從0.75V到Vcc，電壓越高，動(dòng)態(tài)電流越大。不過，設(shè)置不當(dāng)可能會(huì)產(chǎn)生過量噪聲并增加功耗，對于長度小于2米的電纜，通常無需預(yù)加重。
• 直流平衡傳輸：在每個(gè)LVDS數(shù)據(jù)信號線上額外傳輸一個(gè)直流平衡位（DCBAL），通過選擇性地發(fā)送未修改或反轉(zhuǎn)的數(shù)據(jù)，最小化信號線上的短期和長期直流偏置，減少符號間干擾（ISI），特別適用于長度大于5米的長電纜應(yīng)用。
• 電纜去斜功能：僅在直流平衡模式（BAL = high on DS90CR483A）下支持，可消除高達(dá)±1 LVDS數(shù)據(jù)位時(shí)間的電纜對間偏斜（在時(shí)鐘速率高達(dá)80 MHz時(shí)）。但需要注意的是，去斜操作有一定的條件和步驟要求，如發(fā)送器的“DS_OPT”引腳必須至少在四個(gè)時(shí)鐘周期內(nèi)保持低電平。

其他特性

• 低抖動(dòng)處理：發(fā)射器能夠有效抑制輸入時(shí)鐘的周期抖動(dòng)，輸出的周期抖動(dòng)小于100ps，提高了數(shù)據(jù)采樣的準(zhǔn)確性。
• 引腳特性：TxIN和控制輸入引腳具有5V容差，引腳布局采用直通式設(shè)計(jì)，便于PCB設(shè)計(jì)。
• 電源與封裝：采用+3.3V電源供電，兩款器件均提供100引腳的TQFP封裝。

電氣特性與參數(shù)

芯片的電氣特性涵蓋了CMOS/TTL直流規(guī)格、LVDS驅(qū)動(dòng)器直流規(guī)格、LVDS接收器直流規(guī)格、發(fā)射器電源電流、接收器電源電流等多個(gè)方面。例如，在CMOS/TTL直流規(guī)格中，高電平輸入電壓（VIH）最小值為2.0V，低電平輸入電壓（VIL）最大值為0.8V；在LVDS驅(qū)動(dòng)器直流規(guī)格中，差分輸出電壓（Vool）在RL = 100Ω時(shí)，典型值為345mV。這些參數(shù)為工程師在設(shè)計(jì)電路時(shí)提供了精確的參考依據(jù)。

芯片應(yīng)用要點(diǎn)

時(shí)鐘抖動(dòng)處理

發(fā)射器對輸入時(shí)鐘的周期抖動(dòng)有很好的抑制能力，但為了進(jìn)一步減少輸出抖動(dòng)，應(yīng)盡量減少電源噪聲，并使用低抖動(dòng)的時(shí)鐘源。同時(shí)，發(fā)射器輸入時(shí)鐘的下降沿是關(guān)鍵邊緣，會(huì)被PLL電路使用。

接收器偏斜余量

• RSKM（無去斜接收器偏斜余量）：它是發(fā)射器脈沖位置和接收器選通窗口之間的差值，必須大于互連偏斜、LVDS源時(shí)鐘抖動(dòng)（TJCC）和ISI（如果有）的總和。
• RSKMD（有去斜接收器偏斜余量）：適用于啟用DS90CR484A去斜功能的情況，是接收器選通窗口和理想脈沖位置之間的差值，必須大于發(fā)射器脈沖位置變化、LVDS源時(shí)鐘抖動(dòng)（TJCC）和ISI（如果有）的總和。在使用去斜功能時(shí)，RSKMD為TBIT的25%。

電源管理

發(fā)射器和接收器都具備電源關(guān)斷功能，當(dāng)電源關(guān)斷引腳（PD）被激活時(shí)，通過電源引腳的電流消耗會(huì)最小化，PLL電路會(huì)關(guān)閉。發(fā)射器在電源關(guān)斷模式下輸出處于三態(tài)，接收器輸出則被強(qiáng)制為低電平。

配置與連接

• 點(diǎn)到點(diǎn)配置：發(fā)射器通常連接到單個(gè)接收器負(fù)載，這是最常見的配置方式。
• 多接收器負(fù)載：在滿足一定限制條件下，也可以驅(qū)動(dòng)多個(gè)接收器負(fù)載。但只有最后一個(gè)接收器應(yīng)在差分對上提供終端電阻，中間接收器不能對信號造成過大負(fù)載，且從線路到接收器輸入的支線長度應(yīng)盡量短。

電纜終端

為了確保芯片正常工作，需要在接收器輸入端附近放置一個(gè)等于傳輸介質(zhì)差分阻抗的終端電阻，一般取值在90至132歐姆之間，對于標(biāo)準(zhǔn)的100歐姆雙絞線電纜，通常使用100歐姆的終端電阻。

不同應(yīng)用場景配置

• 背板應(yīng)用：在差分線路阻抗為100Ω的背板應(yīng)用中，可通過走線布局控制差分線對間的偏斜。發(fā)送器的“DS_OPT”引腳可設(shè)置為高電平，對于短PCB距離走線，通常不需要預(yù)加重，“PRE”引腳可留空。
• 電纜互連應(yīng)用：在需要長電纜驅(qū)動(dòng)能力的應(yīng)用中，可充分利用芯片的直流平衡數(shù)據(jù)傳輸和預(yù)加重功能，以實(shí)現(xiàn)更長的電纜傳輸距離。根據(jù)時(shí)鐘速率和傳輸介質(zhì)，還可考慮使用電纜去斜功能。

芯片引腳說明

DS90CR483A引腳

包括TTL電平輸入（TxIN）、LVDS差分?jǐn)?shù)據(jù)輸出（TxOUTP、TxOUTM）、TTL電平時(shí)鐘輸入（TxCLKIN）、LVDS差分時(shí)鐘輸出（TxCLKP、TxCLKM）等，每個(gè)引腳都有其特定的功能和使用要求。例如，PLLSEL引腳可用于選擇PLL的工作范圍，PRE引腳用于設(shè)置預(yù)加重電平，DS_OPT引腳用于觸發(fā)電纜去斜操作，BAL引腳用于啟用或禁用直流平衡功能。

DS90CR484A引腳

包含LVDS差分?jǐn)?shù)據(jù)輸入（RxINP、RxINM）、TTL電平數(shù)據(jù)輸出（RxOUT）、LVDS差分時(shí)鐘輸入（RxCLKP、RxCLKM）、TTL電平時(shí)鐘輸出（RxCLKOUT）等。其中，DESKEW引腳用于啟用或禁用去斜/過采樣功能，PD引腳用于控制接收器的電源關(guān)斷狀態(tài)。

總結(jié)與思考

DS90CR483A/DS90CR484A芯片在高速數(shù)據(jù)傳輸和電纜優(yōu)化方面表現(xiàn)出色，為電子工程師提供了強(qiáng)大的工具。但在實(shí)際應(yīng)用中，我們也需要根據(jù)具體的項(xiàng)目需求和應(yīng)用場景，合理配置芯片的各項(xiàng)參數(shù)和功能，充分發(fā)揮其優(yōu)勢。大家在使用這款芯片的過程中，有沒有遇到過什么特別的問題或者有什么獨(dú)特的應(yīng)用經(jīng)驗(yàn)?zāi)兀繗g迎在評論區(qū)分享交流。