LMX1204：低噪聲、高頻JESD緩沖器/倍增器/分頻器的卓越之選

在電子設(shè)計(jì)領(lǐng)域，時(shí)鐘信號(hào)的精確性和穩(wěn)定性對(duì)于系統(tǒng)性能至關(guān)重要。今天，我們要深入探討一款高性能的時(shí)鐘處理器件——LMX1204低噪聲、高頻JESD緩沖器/倍增器/分頻器，它在測(cè)試測(cè)量、航空航天與國防以及通用等多個(gè)領(lǐng)域都有著廣泛的應(yīng)用前景。

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一、LMX1204的核心特性

1. 寬輸出頻率范圍

LMX1204的輸出頻率范圍為300MHz至12.8GHz，能夠滿足多種不同頻率需求的應(yīng)用場(chǎng)景。無論是高頻的高速數(shù)據(jù)采集系統(tǒng)，還是較低頻率的FPGA時(shí)鐘驅(qū)動(dòng)，它都能應(yīng)對(duì)自如。

2. 超低噪聲表現(xiàn)

• 噪聲底限：在6GHz輸出時(shí)，噪聲底限低至 -161dBc/Hz，有效減少了信號(hào)中的噪聲干擾，提高了信號(hào)的純凈度。
• 1/f噪聲：在6GHz輸出、10kHz偏移時(shí)，1/f噪聲僅為 -154dBc/Hz，進(jìn)一步優(yōu)化了信號(hào)質(zhì)量。
• 抖動(dòng)性能：僅5fs的抖動(dòng)（12kHz至20MHz）以及小于30fs的附加抖動(dòng)（DC至fCLK），確保了時(shí)鐘信號(hào)的穩(wěn)定性和準(zhǔn)確性。

3. 豐富的時(shí)鐘輸出配置

• 4路高頻時(shí)鐘及SYSREF輸出：配備4路高頻時(shí)鐘輸出，且每路都有對(duì)應(yīng)的SYSREF輸出。共享分頻器支持÷1（緩沖模式）、÷2、3、4、5、6、7和8，共享的基于PLL的倍增器支持x1（濾波模式）、x2、x3和x4。
• LOGICLK及SYSREF輸出：獨(dú)立的LOGICLK輸出及對(duì)應(yīng)的SYSREF輸出，其預(yù)分頻器支持÷1、2、4，后分頻器支持÷1（旁路）、2至1023，為不同頻率需求的設(shè)備提供了靈活的時(shí)鐘解決方案。

4. 可調(diào)節(jié)輸出功率與同步功能

• 可編程輸出功率：具有8檔可編程輸出功率，可根據(jù)實(shí)際應(yīng)用需求靈活調(diào)整時(shí)鐘輸出的功率大小。
• 同步SYSREF時(shí)鐘輸出：支持508個(gè)延遲步長(zhǎng)調(diào)整，每個(gè)步長(zhǎng)在12.8GHz時(shí)小于2.5ps。具備發(fā)生器和中繼器模式，以及SYSREFREQ引腳的窗口功能，可優(yōu)化時(shí)序。
• 同步特性：支持對(duì)所有分頻器和多個(gè)設(shè)備進(jìn)行同步，確保多個(gè)設(shè)備之間時(shí)鐘信號(hào)的一致性。

5. 工作條件與參數(shù)

• 工作電壓：采用2.5V工作電壓，降低了功耗，提高了系統(tǒng)的能效。
• 工作溫度范圍：工作溫度范圍為 -40oC至85oC，具備良好的環(huán)境適應(yīng)性。

二、應(yīng)用領(lǐng)域

1. 測(cè)試與測(cè)量

在示波器、無線設(shè)備測(cè)試儀和寬帶數(shù)字化儀等測(cè)試測(cè)量設(shè)備中，LMX1204的高性能時(shí)鐘輸出能夠確保精確的測(cè)量結(jié)果。其超低噪聲和低抖動(dòng)特性可以有效減少測(cè)量誤差，提高設(shè)備的分辨率和精度。

2. 航空航天與國防

在雷達(dá)、電子戰(zhàn)、導(dǎo)引頭前端、彈藥以及相控陣天線/波束成形等領(lǐng)域，對(duì)時(shí)鐘信號(hào)的穩(wěn)定性和抗干擾能力要求極高。LMX1204憑借其出色的性能，能夠在復(fù)雜的電磁環(huán)境下提供穩(wěn)定可靠的時(shí)鐘信號(hào)，保障系統(tǒng)的正常運(yùn)行。

3. 通用應(yīng)用

在數(shù)據(jù)轉(zhuǎn)換器時(shí)鐘和時(shí)鐘緩沖器分配/分頻等通用應(yīng)用中，LMX1204可以為數(shù)據(jù)轉(zhuǎn)換器提供精確的時(shí)鐘信號(hào)，確保數(shù)據(jù)轉(zhuǎn)換的準(zhǔn)確性和穩(wěn)定性。同時(shí)，其靈活的時(shí)鐘配置和同步功能，能夠滿足不同系統(tǒng)架構(gòu)的需求。

三、詳細(xì)功能解析

1. 上電復(fù)位

上電時(shí)，器件的上電復(fù)位（POR）會(huì)將所有寄存器重置為默認(rèn)狀態(tài)，并復(fù)位所有狀態(tài)機(jī)和分頻器。在POR狀態(tài)下，所有SYSREF輸出禁用，分頻器旁路，器件作為4路輸出緩沖器工作。建議在電源軌上電后等待100μs再對(duì)其他寄存器進(jìn)行編程，以確保復(fù)位完成。同時(shí)，也可以通過在SPI總線上寫入RESET = 1來進(jìn)行軟件上電復(fù)位，復(fù)位位在寫入其他寄存器后會(huì)自動(dòng)清除。

2. 溫度傳感器

通過溫度傳感器可以讀取結(jié)溫，這有助于根據(jù)溫度變化進(jìn)行調(diào)整，如調(diào)整CLKOUTx_PWR以穩(wěn)定輸出功率，或使用外部或數(shù)字延遲補(bǔ)償傳播延遲的溫度變化。結(jié)溫與讀取代碼之間的關(guān)系為：Temperature = 0.65 × Code – 351，該公式基于對(duì)不同批次芯片的測(cè)試得出，實(shí)際溫度與預(yù)測(cè)溫度的最大偏差為13°C。

3. 時(shí)鐘輸出

• 時(shí)鐘輸出緩沖器：采用類似CML的集電極開路輸出結(jié)構(gòu)，集成上拉電阻。通過CLKOUTx_EN位可啟用輸出緩沖器，CLKOUTx_PWR字段可單獨(dú)設(shè)置輸出功率。若要關(guān)閉整個(gè)通道，需禁用CHx_EN位。
• 時(shí)鐘MUX：4路主時(shí)鐘頻率可通過CLK_MUX字段選擇旁路、倍增或分頻。CLK_MUX有三種可選模式：緩沖模式（÷1）、分頻模式（÷2至÷8）和倍增模式（x1至x4）。
• 時(shí)鐘分頻器：將CLK_MUX設(shè)置為分頻模式后，可通過CLK_DIV字段設(shè)置分頻值。在使用時(shí)鐘分頻器時(shí)，輸入頻率的任何變化都需要將CLK_DIV_RST位從1切換到0。
• 時(shí)鐘倍增器和濾波模式
  • 一般信息：時(shí)鐘倍增器可將輸入時(shí)鐘頻率乘以1、2、3或4倍，倍增值由CLK_MULT字段設(shè)置。由于倍增器基于PLL并集成了VCO，因此具有狀態(tài)機(jī)時(shí)鐘、校準(zhǔn)功能和鎖定檢測(cè)功能，還可作為可調(diào)濾波器使用。
  • 狀態(tài)機(jī)時(shí)鐘：狀態(tài)機(jī)時(shí)鐘頻率fSMCLK通過對(duì)輸入時(shí)鐘頻率進(jìn)行編程分頻得到。在使用時(shí)鐘倍增器時(shí)，狀態(tài)機(jī)時(shí)鐘用于運(yùn)行校準(zhǔn)引擎和鎖定檢測(cè)，其頻率必須小于30MHz。若不使用時(shí)鐘倍增器，應(yīng)將SMCLK_EN設(shè)置為0以減少串?dāng)_和雜散。
  • 校準(zhǔn)：為了獲得最佳相位噪聲性能，倍增器中的VCO將頻率范圍劃分為多個(gè)頻段和內(nèi)核，并針對(duì)每個(gè)頻段進(jìn)行優(yōu)化的幅度設(shè)置。因此，在初次使用或頻率變化時(shí)，需要運(yùn)行校準(zhǔn)程序來確定正確的內(nèi)核、頻段和幅度設(shè)置。校準(zhǔn)時(shí)間與狀態(tài)機(jī)時(shí)鐘速度有關(guān)，狀態(tài)機(jī)時(shí)鐘頻率應(yīng)至少為SPI寫入速度的兩倍，但不超過30MHz。
  • 濾波模式：x1時(shí)鐘倍增器可作為可編程濾波器，用于衰減PLL環(huán)路帶寬（約10MHz）之外的噪聲、雜散、諧波和次諧波。與緩沖模式不同，濾波模式會(huì)對(duì)輸入頻率進(jìn)行濾波，但會(huì)增加近相位噪聲。在頻率高于4.2GHz時(shí)，可能會(huì)出現(xiàn)Fref/3的次諧波，可通過輸出濾波器消除。
  • 鎖定檢測(cè)：倍增器的鎖定狀態(tài)可通過rb_LD字段或MUXOUT引腳讀取。狀態(tài)機(jī)時(shí)鐘必須運(yùn)行，鎖定檢測(cè)才能正常工作。

4. LOGICLK輸出

LOGICLK輸出可用于驅(qū)動(dòng)需要較低頻率時(shí)鐘的設(shè)備，如FPGA。其輸出格式可編程為L(zhǎng)VDS、LVPECL和CML模式，相應(yīng)的SYSREF輸出格式也可在這三種模式中選擇。LOGICLK_DIV_PRE和LOGICLK_DIV分頻器用于將頻率降低到合適的范圍，確保輸入到LOGICLK_DIV分頻器的頻率不超過3.2GHz。當(dāng)LOGICLK_DIV為奇數(shù)且不旁路時(shí)，占空比不為50%。通過SYNC功能可實(shí)現(xiàn)多個(gè)設(shè)備之間的分頻器同步。

5. SYSREF

SYSREF可生成與主時(shí)鐘或LOGICLK輸出重新時(shí)鐘同步的低頻率JESD204B/C兼容信號(hào)。CLKOUT和SYSREF輸出之間的延遲可通過軟件調(diào)整。SYSREF輸出可配置為發(fā)生器模式或中繼器模式。

• 發(fā)生器模式：內(nèi)部發(fā)生器產(chǎn)生連續(xù)的SYSREF脈沖流，可通過SYSREFREQ引腳或SYSREFREQ_SPI位控制SYSREF分頻器，以提高噪聲隔離。
• 脈沖器模式：內(nèi)部發(fā)生器在SYSREFREQ引腳上升沿或SYSREFREQ_SPI位從0變?yōu)?后，產(chǎn)生由SYSREF_PULSE_COUNT設(shè)置的1 - 16個(gè)脈沖。
• 中繼器模式：SYSREFREQ引腳輸入信號(hào)重新時(shí)鐘到時(shí)鐘輸出，并根據(jù)SYSREF_DELAY_BYPASS字段進(jìn)行延遲后輸出到SYSREFOUT引腳。

6. SYSREF輸出緩沖器

• 主時(shí)鐘SYSREF輸出緩沖器：與時(shí)鐘輸出緩沖器結(jié)構(gòu)相似，但增加了調(diào)整共模電壓的功能。SYSREF輸出為CML輸出，共模電壓可通過SYSREFOUTx_VCM字段調(diào)整，輸出電平可通過SYSREFOUTx_PWR字段編程。
• LOGICLK的SYSREF輸出緩沖器：支持LVDS、LVPECL和CML三種格式。LVDS模式下可通過LOGISYSREF_VCM字段編程共模電壓，LVPECL和CML模式需要外部組件，CML模式可通過LOGISYSREF_PWR字段控制輸出功率。

7. SYSREF頻率和延遲生成

在發(fā)生器模式下，SYSREF_DIV_PRE和SYSREF_DIV值用于將CLKIN頻率分頻到較低頻率，然后重新時(shí)鐘到輸出。在中繼器模式下，信號(hào)從SYSREFREQ引腳輸入。每個(gè)輸出都有獨(dú)立的延遲控制，最大延遲等于相位插值器周期，共有508個(gè)不同的延遲步長(zhǎng)。可通過公式計(jì)算每個(gè)步長(zhǎng)的大小和總延遲。

8. SYSREFREQ引腳和SYSREFREQ_SPI字段

SYSREFREQ引腳具有多種功能，可用于SYNC、SYSREF請(qǐng)求和SYSREF窗口功能。這些引腳可進(jìn)行DC或AC耦合，具有雙50-Ω單端終端和可編程共模支持。SYSREFREQ_SPI字段可設(shè)置為1以模擬將這些引腳拉高的效果，簡(jiǎn)化硬件設(shè)計(jì)。

9. SYNC功能

SYNC功能允許用戶同步CLK_DIV、LOGICLK_DIV、LOGICLK_DIV_PRE、SYSREF_DIV、SYSREF_DIV_PRE和SYSREF_DELAY_DIV分頻器，使不同電源周期之間的相位偏移保持一致，從而實(shí)現(xiàn)多個(gè)設(shè)備的同步。該同步只能通過SYSREFREQ引腳實(shí)現(xiàn)，不能通過軟件完成。

四、寄存器配置

LMX1204的寄存器配置對(duì)于實(shí)現(xiàn)其各種功能至關(guān)重要。文檔中詳細(xì)列出了各個(gè)寄存器的地址、位域、類型、復(fù)位值和功能描述。例如，R0寄存器可用于設(shè)置設(shè)備的低功耗狀態(tài)和軟復(fù)位；R2寄存器用于配置狀態(tài)機(jī)時(shí)鐘的預(yù)分頻器和使能狀態(tài)機(jī)時(shí)鐘發(fā)生器；R25寄存器用于選擇設(shè)備的功能模式（緩沖模式、分頻模式或倍增模式）以及設(shè)置時(shí)鐘分頻或倍增值等。在進(jìn)行寄存器編程時(shí)，建議按照推薦的初始編程序列進(jìn)行操作，避免對(duì)未記錄的地址進(jìn)行寫入，以免影響設(shè)備的正常工作。

五、應(yīng)用與實(shí)施要點(diǎn)

1. SYSREFREQ輸入配置

SYSREFREQ引腳支持單端或差分輸入，可采用AC或DC耦合模式。內(nèi)部具有50-Ω終端和電容接地，等效于100-Ω差分終端。在不同的輸入配置下，需要合理選擇電阻和電容值，以確保引腳的共模電壓和信號(hào)傳輸?shù)姆€(wěn)定性。例如，在AC耦合差分和單端輸入配置中，需要使用電阻終止器來創(chuàng)建每個(gè)引腳的共模電壓，并保持引腳P和引腳N之間的電位差大于150-mV；在DC耦合配置中，源共模電壓需要與設(shè)備輸入共模規(guī)格匹配。

2. 降低SYSREF共模電壓

對(duì)于某些需要較低SYSREF輸出共模電壓的數(shù)據(jù)轉(zhuǎn)換器應(yīng)用，可以使用電阻分壓器來降低共模電壓。通過測(cè)試不同負(fù)載到地的情況下SYSREFOUTx引腳的單端電壓VOD和共模電壓VCM，可以選擇合適的電阻值來實(shí)現(xiàn)所需的電壓值。

3. 電流消耗

LMX1204的電流消耗隨設(shè)置條件的不同而變化。通過累加各個(gè)模塊的電流消耗，可以大致估算出任何設(shè)置條件下的電流。在不使用SYSREF輸出緩沖器時(shí)，建議關(guān)閉它們以節(jié)省電流。

4. 未使用引腳的處理

在實(shí)際應(yīng)用中，并非所有引腳都需要使用。對(duì)于未使用的引腳，需要根據(jù)引腳的類型進(jìn)行適當(dāng)?shù)奶幚怼＠?，所有Vcc引腳必須連接到電源；SYSREFREQ引腳在不同的使用模式下有不同的處理方式；CLKIN互補(bǔ)輸入在單端驅(qū)動(dòng)時(shí)需要通過交流耦合電容和50Ω電阻接地等。

5. 典型應(yīng)用示例

文檔中給出了一個(gè)將LMX1204作為×2倍增器與LMX2820的3-GHz輸出時(shí)鐘結(jié)合的典型應(yīng)用示例。通過該示例可以看出，在1-MHz至20-MHz范圍內(nèi)，LMX1204會(huì)增加相位噪聲，但在超過20MHz后，輸入倍增器實(shí)際上會(huì)對(duì)輸出噪聲底限進(jìn)行濾波。在設(shè)計(jì)過程中，可使用TICS Pro軟件計(jì)算必要的寄存器值并配置設(shè)備。

6. 電源供應(yīng)建議

LMX1204采用2.5V電源供電，直接連接到開關(guān)電源可能會(huì)導(dǎo)致輸出出現(xiàn)不需要的雜散。建議在所有電源引腳處進(jìn)行旁路處理，將具有最小阻抗高頻特性的小電容放置在與器件同一層并盡可能靠近引腳，較大值的旁路電容用于內(nèi)部LDO穩(wěn)定性，可適當(dāng)遠(yuǎn)離器件。如果同時(shí)使用時(shí)鐘和LOGICLK的電源引腳，建議使用小電阻或鐵氧體磁珠進(jìn)行隔離。

7. 布局指南

在PCB布局時(shí)，需要注意以下幾點(diǎn)：如果使用單端輸出，需要對(duì)互補(bǔ)側(cè)進(jìn)行端接，以確保阻抗匹配；盡量縮短CLKIN走線的長(zhǎng)度，以獲得最佳的相位噪聲性能；確保器件的DAP引腳通過多個(gè)過孔良好接地；使用低損耗的介電材料，如Rogers 4350B，以提高輸出功率；如果所有輸出和SYSREF都在工作，電流消耗可能會(huì)導(dǎo)致芯片結(jié)溫超過推薦的125°C，可能需要使用散熱片。

六、總結(jié)與思考

LMX1204作為一款高性能的低噪聲、高頻JESD緩沖器/倍增器/分頻器，憑借其豐富的功能、出色的性能和靈活的配置，在多個(gè)領(lǐng)域都有著廣泛的應(yīng)用前景。然而，在實(shí)際使用過程中，我們也需要充分考慮其寄存器配置、輸入輸出配置、電流消耗和布局等方面的問題，以確保其性能的充分發(fā)揮。同時(shí)，對(duì)于電子工程師來說，不斷學(xué)習(xí)和掌握新的器件特性和應(yīng)用技術(shù)，才能在日益復(fù)雜的電子設(shè)計(jì)領(lǐng)域中應(yīng)對(duì)各種挑戰(zhàn)。大家在使用LMX1204的過程中，是否也遇到過一些獨(dú)特的問題或者有一些創(chuàng)新的應(yīng)用思路呢？歡迎在評(píng)論區(qū)分享交流。