LMK5B12212網(wǎng)絡(luò)同步器：以太網(wǎng)網(wǎng)絡(luò)應(yīng)用的高性能解決方案

在以太網(wǎng)網(wǎng)絡(luò)應(yīng)用領(lǐng)域，對于高性能網(wǎng)絡(luò)同步器和抖動清理器的需求日益增長。TI推出的LMK5B12212正是滿足這一需求的優(yōu)秀產(chǎn)品，下面我們就來詳細(xì)了解一下它。

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核心特性：超低抖動與高性能鎖相環(huán)

超低抖動BAW VCO時鐘

LMK5B12212采用了超低抖動的BAW VCO（體聲波壓控振蕩器）技術(shù)，這使得它在時鐘性能上表現(xiàn)卓越。在不同頻率下，它的典型RMS抖動表現(xiàn)出色，如在625MHz時，典型RMS抖動僅為13fs（搭配4MHz 1st order HPF），在312.5MHz時，典型RMS抖動為24fs（同樣搭配4MHz 1st order HPF）。這種超低抖動特性能夠有效減少信號傳輸中的誤差，提高數(shù)據(jù)傳輸?shù)臏?zhǔn)確性和穩(wěn)定性。

高性能鎖相環(huán)配置

它集成了1個高性能數(shù)字鎖相環(huán)（DPLL）和2個模擬鎖相環(huán)（APLLs）。DPLL的環(huán)路濾波器帶寬可編程，范圍從1mHz到4kHz，并且DCO頻率調(diào)整步長小于1ppt，這為精確的頻率控制提供了可能。同時，它具有2個差分或單端DPLL輸入，支持1Hz（1PPS）到800MHz的輸入頻率，還具備數(shù)字保持和無縫切換功能，確保在不同輸入條件下都能穩(wěn)定工作。

豐富的輸出配置

該器件擁有12個差分輸出，輸出格式可編程，包括HSDS、AC - LVPECL、LVDS和HSCL等。當(dāng)配置為6個LVCMOS頻率輸出和10個差分輸出時，總共可提供多達(dá)16個頻率輸出。輸出頻率范圍為1Hz（1PPS）到1250MHz，并且輸出擺幅和共模電壓可編程，能夠滿足不同應(yīng)用場景的需求。此外，它還兼容PCIe Gen 1到6，通信接口支持I2C或3 - 線/4 - 線SPI，方便與其他設(shè)備進(jìn)行連接和通信。

廣泛應(yīng)用：多領(lǐng)域的精準(zhǔn)同步

有線網(wǎng)絡(luò)領(lǐng)域

在有線網(wǎng)絡(luò)中，LMK5B12212可用于數(shù)據(jù)中心互連、定時卡、線路卡等設(shè)備。它支持SyncE（G.8262）、SONET/SDH（Stratum 3/3E，G.813，GR - 1244，GR - 253）、IEEE - 1588 PTP二級時鐘等標(biāo)準(zhǔn)，能夠?qū)崿F(xiàn)抖動清理、漂移衰減和參考時鐘生成，為112G/224G PAM - 4 SerDes、100G - 800G數(shù)據(jù)中心交換機(jī)、核心路由器、邊緣路由器和WLAN等設(shè)備提供精確的時鐘信號。

數(shù)據(jù)中心與企業(yè)計(jì)算

在數(shù)據(jù)中心和企業(yè)計(jì)算中，智能網(wǎng)絡(luò)接口卡（NIC）和光傳輸網(wǎng)絡(luò)（OTN G.709）等設(shè)備對時鐘的準(zhǔn)確性和穩(wěn)定性要求極高。LMK5B12212能夠滿足這些需求，確保數(shù)據(jù)的高效傳輸和處理。

其他領(lǐng)域

此外，它還可應(yīng)用于寬帶固定線路接入、工業(yè)、測試與測量、醫(yī)療成像等領(lǐng)域，展現(xiàn)出了其廣泛的適用性。

技術(shù)原理：多鎖相環(huán)協(xié)同工作

PLL架構(gòu)

LMK5B12212的PLL架構(gòu)由數(shù)字PLL（DPLL1）和模擬PLL（APLL1）組成主通道，APLL1采用了集成的BAW VBCO（VCO1），而APLL2則集成了LC VCO（VCO2），可以生成輔助頻率域。DPLL由時間 - 數(shù)字轉(zhuǎn)換器（TDC）、數(shù)字環(huán)路濾波器（DLF）和可編程40位分?jǐn)?shù)反饋（FB）分頻器組成，APLLs則由參考（R）分頻器、相位 - 頻率檢測器（PFD）、環(huán)路濾波器（LF）、分?jǐn)?shù)反饋（N）分頻器和VCO組成。

DPLL工作模式

DPLL有多種工作模式，如獨(dú)立DPLL操作、APLL級聯(lián)DPLL等。在獨(dú)立DPLL操作中，DPLL可以選擇參考輸入，當(dāng)檢測到有效參考輸入時，開始鎖定過程。在APLL級聯(lián)DPLL模式下，使用VCBO作為級聯(lián)源為APLL提供高頻、超低抖動的參考時鐘，能夠提高近端相位噪聲性能。

APLL工作模式

APLL在自由運(yùn)行模式下，BAW APLL使用XO輸入作為VCBO的初始參考時鐘，PFD比較分?jǐn)?shù) - N分頻時鐘和參考時鐘，生成控制信號，經(jīng)過環(huán)路濾波器生成控制電壓來設(shè)置VCBO輸出頻率。在DPLL模式下，APLL分?jǐn)?shù)SDM由DPLL環(huán)路控制，使VCO頻率與DPLL參考輸入鎖定。

設(shè)計(jì)要點(diǎn)：從輸入到輸出的全面考量

輸入接口設(shè)計(jì)

振蕩器輸入（XO）

XO輸入是分?jǐn)?shù) - N APLLs的參考時鐘，對于DPLL的正常工作，XO頻率與VCO頻率必須具有非整數(shù)關(guān)系，以確保APLL N分頻器具有分?jǐn)?shù)分頻比。同時，該輸入支持可編程的片上輸入端接和交流耦合輸入偏置配置，以適應(yīng)不同的時鐘接口類型。

參考輸入

參考輸入（IN0和IN1）可以接受差分或單端時鐘，每個輸入都有可編程的輸入類型、端接和交流/直流耦合輸入偏置配置。DPLL的參考輸入多路復(fù)用器支持自動輸入選擇和手動輸入選擇，用戶可以根據(jù)實(shí)際需求進(jìn)行配置。

輸出接口設(shè)計(jì)

時鐘輸出

每個時鐘輸出（OUTx_P和OUTx_N）可以單獨(dú)配置為差分輸出驅(qū)動器，OUT0或OUT1還可以額外配置為兩個1.8V或2.65V LVCMOS輸出驅(qū)動器。輸出具有可編程的延遲功能，可以調(diào)整輸出時鐘的相位。同時，輸出支持自動靜音功能，當(dāng)所選輸出多路復(fù)用器時鐘源無效時，輸出驅(qū)動器可以自動靜音。

輸出同步

輸出同步（SYNC）功能可以使兩個或多個輸出時鐘在相同的PLL輸出時鐘周期上退出復(fù)位，實(shí)現(xiàn)相位對齊。用戶可以通過硬件引腳或軟件位觸發(fā)SYNC事件，確保輸出時鐘的同步性。

電源設(shè)計(jì)

在電源設(shè)計(jì)方面，要注意電源的旁路電容放置，可將其放置在PCB的背面或元件面。同時，要確保所有VDD和VDDO電源由相同的3.3V電源軌驅(qū)動，并且在單調(diào)上升時，從0V到3.135V的時間小于1ms。如果電源上升緩慢或非單調(diào)，建議延遲VCO校準(zhǔn)，直到所有核心電源上升到3.135V以上。

編程與配置：靈活定制工作模式

內(nèi)存空間

LMK5B12212具有四個內(nèi)存空間，分別是寄存器、ROM、EEPROM和SRAM。寄存器包含設(shè)備當(dāng)前使用的活動寄存器設(shè)置；ROM包含所有寄存器設(shè)置，但默認(rèn)ROM頁面不可由用戶編程；EEPROM包含部分寄存器設(shè)置，可以通過I2C或SPI進(jìn)行多次編程；SRAM用于編程EEPROM。

編程方法

用戶可以使用TICS Pro編程軟件進(jìn)行配置，該軟件提供了逐步的設(shè)計(jì)流程，幫助用戶輸入設(shè)計(jì)參數(shù)、計(jì)算頻率計(jì)劃并生成所需配置的寄存器設(shè)置。用戶還可以通過I2C或SPI接口對設(shè)備進(jìn)行編程，實(shí)現(xiàn)對設(shè)備的靈活控制。

總結(jié)

LMK5B12212以其卓越的性能、廣泛的應(yīng)用場景和靈活的配置方式，成為以太網(wǎng)網(wǎng)絡(luò)應(yīng)用中高性能網(wǎng)絡(luò)同步和抖動清理的理想選擇。在實(shí)際設(shè)計(jì)中，電子工程師需要綜合考慮輸入輸出接口設(shè)計(jì)、電源設(shè)計(jì)和編程配置等方面，以充分發(fā)揮該器件的優(yōu)勢，為不同的應(yīng)用場景提供精確、穩(wěn)定的時鐘解決方案。大家在使用過程中遇到任何問題，都可以在評論區(qū)交流討論。