解讀LMK04832 - SP：空間級超低噪聲時鐘抖動清除器的卓越性能與應(yīng)用

在電子工程領(lǐng)域，高性能時鐘芯片對于諸多系統(tǒng)的穩(wěn)定運行起著關(guān)鍵作用。今天，我們將深入探討德州儀器（Texas Instruments）推出的LMK04832 - SP空間級超低噪聲JESD204B雙環(huán)時鐘抖動清除器，詳細解析其特性、應(yīng)用與設(shè)計要點。

文件下載：lmk04832-sp.pdf

一、產(chǎn)品特性概覽

（一）抗輻射與電氣特性

LMK04832 - SP具有出色的抗輻射性能，總電離劑量達100 krad且無電離劑量率效應(yīng)（ELDRS），單粒子鎖定免疫（SEL）和單粒子功能中斷免疫（SEFI）均大于120 MeV×cm2 / mg，這使其在輻射環(huán)境下能穩(wěn)定工作，如空間應(yīng)用場景。

其最大時鐘輸出頻率可達3255 MHz，具備多模式操作能力，包括雙PLL、單PLL和時鐘分配模式，能靈活適應(yīng)不同的系統(tǒng)需求。外部VCO或分配輸入支持高達6 GHz，為高頻應(yīng)用提供了可能。

（二）超低噪聲性能

在不同頻率下，該芯片都展現(xiàn)出超低噪聲特性。以2500 MHz為例，其12 kHz至20 MHz的RMS抖動僅為54 fs，100 Hz至20 MHz的RMS抖動為64 fs，噪聲基底低至 - 157.6 dBc/Hz；在3200 MHz時，12 kHz至20 MHz的RMS抖動為61 fs，100 Hz至100 MHz的RMS抖動為67 fs，噪聲基底為 - 156.5 dBc/Hz。PLL2的PLL品質(zhì)因數(shù)（PLL FOM）可達 - 230 dBc/Hz，1/f噪聲為 - 128 dBc/Hz，相位檢測器速率高達320 MHz。

（三）豐富的時鐘輸出

芯片集成了兩個VCO，頻率范圍分別為2440 - 2600 MHz和2945 - 3255 MHz，可提供多達14個差分設(shè)備時鐘輸出。輸出類型支持CML、LVPECL、LCPECL、HSDS、LVDS和2xLVCMOS等多種可編程格式，還具備1個緩沖的VCXO/XO輸出，且輸出類型同樣可編程。

（四）其他特性

時鐘輸出具有1 - 1023的CLKout分頻和1 - 8191的SYSREF分頻功能，SYSREF時鐘還支持25 - ps的模擬延遲。同時，設(shè)備時鐘和SYSREF都具備數(shù)字延遲和動態(tài)數(shù)字延遲功能，PLL1支持保持模式和零延遲模式，工作環(huán)境溫度范圍為 - 55 °C至125 °C。

二、應(yīng)用領(lǐng)域廣泛

LMK04832 - SP適用于多種應(yīng)用場景，主要包括通信有效載荷、雷達成像有效載荷以及指令和數(shù)據(jù)處理系統(tǒng)。其在這些領(lǐng)域的應(yīng)用，能夠為系統(tǒng)提供高精度、低噪聲的時鐘信號，確保系統(tǒng)的穩(wěn)定運行和高性能表現(xiàn)。

三、詳細功能剖析

（一）JESD204B支持

該芯片的14個時鐘輸出可配置為驅(qū)動7個JESD204B轉(zhuǎn)換器或其他邏輯設(shè)備，使用設(shè)備時鐘和SYSREF時鐘。SYSREF支持DC和AC耦合，不僅適用于JESD204B應(yīng)用，每個輸出還可單獨配置為傳統(tǒng)時鐘系統(tǒng)的高性能輸出。

（二）PLL功能

1. PLL1

PLL1可實現(xiàn)低偏移抖動清除，支持冗余輸入和頻率保持功能。當(dāng)參考時鐘丟失時，頻率保持功能可使時鐘輸出頻率保持穩(wěn)定，直至恢復(fù)有效參考時鐘信號。使用PLL1時，需要外部VCXO，其OSCout輸出默認(rèn)是PLL1反饋和PLL2參考輸入（OSCin）的緩沖副本，可用于為外部設(shè)備提供時鐘信號。

2. PLL2

PLL2有兩個內(nèi)部VCO可供選擇，也可使用外部VCO通過Fin0或Fin1輸入。PLL2的輸出路由到時鐘分配路徑，并通過預(yù)分頻器和N分頻器反饋到PLL2相位檢測器。

（三）時鐘分配

LMK04832 - SP共有14個PLL2時鐘輸出，所有輸出的類型均可編程。如果算上OSCout，最多可分配15個差分時鐘。時鐘分配具有多種功能，如時鐘分頻、高性能分頻旁路模式、SYSREF時鐘分頻、設(shè)備時鐘延遲、動態(tài)數(shù)字延遲、SYSREF延遲以及可編程輸出格式等，能滿足不同系統(tǒng)對時鐘信號的多樣化需求。

（四）零延遲模式

芯片支持級聯(lián)零延遲和嵌套零延遲兩種模式，可建立時鐘輸入與輸出之間的固定相位關(guān)系，提高系統(tǒng)的時鐘同步性能。

（五）狀態(tài)引腳

狀態(tài)引腳可用于監(jiān)控反饋信息或作為輸入使用，如CLKin_SEL0可指示CLKin0的信號丟失狀態(tài)，CLKin_SEL1可用于選擇活動時鐘輸入，Status_LD1可指示設(shè)備是否鎖定，Status_LD2可指示PLL2是否鎖定。

四、編程與寄存器配置

（一）編程方式

LMK04832 - SP使用24位寄存器進行編程，每個寄存器包含1位命令字段、15位地址字段和8位數(shù)據(jù)字段。編程時，CS信號保持低電平，串行數(shù)據(jù)在SCK信號的上升沿移入，LSB移入后，CS信號變高以鎖存內(nèi)容到移位寄存器。建議按數(shù)字順序編程寄存器。

（二）推薦編程序列

上電復(fù)位（POR）后的推薦編程序列包括：先對寄存器0x000寫入RESET = 1進行復(fù)位；然后對0x000至0x165的寄存器進行編程；若使用PLL2，需在編程PLL2_N之前，將寄存器0x173的PLL2_PD和PLL2_PRE_PD清零以允許PLL2鎖定；最后繼續(xù)對0x166至0x555的寄存器進行編程。使用內(nèi)部VCO時，需在編程其他PLL2分頻器后再編程PLL2_N寄存器，以確保VCO頻率校準(zhǔn)正確。

（三）寄存器映射

文檔詳細介紹了各個寄存器的功能和位定義，涵蓋系統(tǒng)功能、設(shè)備時鐘和SYSREF時鐘輸出控制、SYSREF和SYNC配置、CLKin控制、復(fù)位控制、保持模式控制、PLL1和PLL2配置以及其他雜項寄存器等多個方面。工程師可根據(jù)具體需求對寄存器進行配置，以實現(xiàn)芯片的各種功能。

五、設(shè)計與應(yīng)用注意事項

（一）電源供應(yīng)

在電源供應(yīng)方面，要注意冷備用情況。當(dāng)兩個設(shè)備采用冷備用設(shè)置時，未供電設(shè)備的CLKIN0或SYNC輸入會周期性接收DC耦合的LVCMOS脈沖。為防止未供電設(shè)備受損，可在供電設(shè)備輸出與未供電設(shè)備輸入之間串聯(lián)一個220 - Ω電阻。該電阻可限制電流至約7 mA，功耗小于12 mW，且能避免DC耦合3.3 V或3.6 V I/O時可能出現(xiàn)的損壞。同時，驅(qū)動未供電設(shè)備的CLKINx或OSCin輸入時，在工作頻率范圍內(nèi)，可通過0.01 μF電容AC耦合高達± 400 mV的信號。

（二）布局設(shè)計

布局設(shè)計對芯片性能至關(guān)重要。由于LMK04832 - SP的功耗較高，需注意熱管理，將芯片結(jié)溫限制在最高125 °C。在布局上，差分信號如CLKouts/OSCouts應(yīng)緊密耦合布線以減少PCB串?dāng)_；對于LVPECL/LCPECL/CML，應(yīng)將電阻等元件靠近IC放置；CLKout的Vcc在JESD204B應(yīng)用中，需放置鐵氧體磁珠和1 - μF電容；CLKin和OSCin若為差分輸入，應(yīng)緊密耦合布線，若為單端輸入，應(yīng)與其他RF走線保持至少3倍走線寬度的間距，并將終端電阻靠近IC放置；電荷泵輸出的走線應(yīng)盡量短，且將所有電阻和電容靠近IC放置。

（三）驅(qū)動輸入信號

驅(qū)動CLKin和OSCin輸入時，若使用差分源，推薦將輸入模式設(shè)置為雙極性（CLKinX_BUF_TYPE = 0），并進行AC耦合。若使用單端源，CLKin支持AC或DC耦合，而OSCin必須使用AC耦合。使用單端LVCMOS/LVTTL源時，DC耦合需將CLKinX_BUF_TYPE設(shè)置為MOS緩沖模式，AC耦合需將其設(shè)置為雙極性緩沖模式。

（四）處理未使用引腳

對于未使用的引腳，一般可在軟件中對未使用功能進行斷電處理，未使用的引腳可懸空或通過1 - kΩ電阻接地。

六、總結(jié)

LMK04832 - SP空間級超低噪聲JESD204B雙環(huán)時鐘抖動清除器以其卓越的抗輻射性能、超低噪聲特性、豐富的功能和靈活的配置方式，在航空航天、通信等對時鐘性能要求極高的領(lǐng)域具有廣闊的應(yīng)用前景。工程師在設(shè)計應(yīng)用時，需充分了解其特性和寄存器配置，注意電源供應(yīng)、布局設(shè)計和信號驅(qū)動等方面的要點，以確保系統(tǒng)能夠發(fā)揮出最佳性能。你在使用類似時鐘芯片的過程中遇到過哪些挑戰(zhàn)呢？歡迎在評論區(qū)留言分享。