低噪聲時鐘抖動清除器LMK04610：技術拆解與應用設計

在電子設備的世界里，時鐘信號就如同心臟的跳動，穩(wěn)定而精準的時鐘對于各類系統的正常運行至關重要。今天，我們要深入探討的就是一款在時鐘處理領域表現卓越的器件——LMK04610。

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一、LMK04610簡介

LMK04610是一款超低噪聲、低功耗的JESD204B兼容時鐘抖動清除器，采用雙環(huán)路PLL架構，擁有出色的性能和廣泛的應用場景。

1.1 關鍵特性

• 超低噪聲性能：在不同頻率下展現出極低的抖動。例如在1966.08MHz時，RMS抖動低至48fs；983.04MHz時為50fs；122.88MHz時為61fs。其在122.88MHz的噪聲基底可達 -165dBc/Hz。
• JESD204B支持：具備單觸發(fā)、脈沖和連續(xù)SYSREF功能，能滿足多種數據傳輸協議的需求。
• 多輸出靈活配置：擁有10個差分輸出時鐘，分布在8個頻率組中，輸出擺幅可在700mVpp至1600mVpp之間進行編程設置。
• 豐富的輸入和功能模式：提供兩個參考輸入，具備保持模式、自動和手動切換模式以及信號丟失（LOS）檢測功能。
• 低功耗運行：典型功耗僅為0.88W（10個輸出激活時），采用1.8V（輸出、輸入）和3.3V（數字、PLL1、PLL2_OSC、PLL2核心）電源供電。

1.2 應用領域

• 無線基礎設施：如LTE基站、小基站和遠程無線電單元（RRU），確保信號處理和傳輸的精準性。
• 數據轉換和集成收發(fā)器時鐘：為數據采集和轉換系統提供穩(wěn)定的時鐘源。
• 網絡通信：適用于SONET/SDH、DSLAM等網絡設備，保障數據的高速穩(wěn)定傳輸。
• 測試測量：在高精度的測試和測量儀器中，提供可靠的時鐘信號。

二、技術細節(jié)剖析

2.1 雙環(huán)路PLL架構

LMK04610的雙環(huán)路PLL架構是其實現低抖動性能的關鍵。PLL1由外部參考時鐘驅動，采用窄環(huán)路帶寬，通常在10Hz至200Hz之間，用于保留參考時鐘輸入信號的頻率準確性，同時抑制高頻段的相位噪聲。PLL2則使用內部低噪聲VCO，采用寬環(huán)路帶寬，一般在90kHz至500kHz之間，以充分利用內部VCO的高頻相位噪聲優(yōu)勢和參考VCXO的低頻相位噪聲優(yōu)勢，最終實現超低抖動輸出。

2.2 參考輸入切換

該器件有兩個參考時鐘輸入（CLKin0和CLKin1），可通過CLKin_SEL_MODE進行三種不同的輸入切換模式設置：

• 寄存器選擇模式（Register Select Mode）：通過寄存器SW_REFINSEL[3:0]來選擇CLKin0或CLKin1。若在此模式下進入保持模式，設備在保持模式退出后會重新鎖定到所選的CLKin。
• 引腳選擇模式（Pin Select Mode）：通過CLKin_SEL引腳選擇激活的時鐘輸入，其極性可通過CLKinSEL1_INV位進行反轉。
• 自動模式（Automatic Mode）：通過編程CLKINx_PRIO[1:0]設置每個輸入時鐘的優(yōu)先級。系統啟動時會鎖定優(yōu)先級最高的輸入時鐘，當某個時鐘丟失時，內部PLL會自動切換到下一個可用的時鐘。為確保切換過程中輸出時鐘的最小干擾，建議同時使用保持模式。

2.3 時鐘輸出特性

• 輸出格式：所有CLKoutX輸出可編程為HSDS或HCSL類型，OSCout還可選擇LVCMOS輸出類型。HSDS輸出類型可設置為800、1200或1600mVpp的差分幅度水平。
• 輸出延遲：時鐘輸出具備模擬和數字延遲功能，用于相位調整。模擬延遲步長通常為60ps，總延遲范圍可達0 - 1.2ns；數字延遲可使輸出通道延遲1 - 255個VCO周期，延遲步長最小可為時鐘分配路徑周期的一半。
• 同步功能：使用SYNC輸入可使所有活動時鐘輸出在固定數字延遲編程的上升沿上同步，確保時鐘信號的一致性。

2.4 其他重要特性

• 數字鎖定檢測：PLL1和PLL2都支持數字鎖定檢測功能，通過比較參考路徑（R）和反饋路徑（N）的相位，當時間誤差小于指定窗口大小時，鎖定檢測計數遞增。當計數達到用戶指定的值時，鎖定檢測被斷言為真。
• 保持模式：當PLL1的參考輸入時鐘失效時，保持模式可使PLL2保持鎖定，頻率漂移最小。在此模式下，PLL1電荷泵被三態(tài)化，設置固定的調諧電壓以實現開環(huán)操作。

三、應用設計指南

3.1 典型應用示例

以一個遠程無線電頭（RRU）類型的應用為例，此應用需要為ADC、DAC、FPGA、SERDES和LO提供時鐘，輸入時鐘為需要抖動清除的恢復時鐘，FPGA時鐘需要在上電時就有輸出。具體時鐘輸入和輸出要求如下：

• 時鐘輸入：122.88MHz的恢復時鐘。
• 時鐘輸出：1個245.76MHz時鐘用于ADC；2個983.04MHz時鐘用于DAC；2個122.88MHz時鐘用于FPGA；1個122.88MHz時鐘用于SERDES。

3.2 設計步驟

1. 設備選擇：根據所需輸出頻率確定所需的VCO頻率，所選設備必須能夠產生可分頻至所需輸出頻率的VCO頻率。可利用德州儀器提供的時鐘設計工具，考慮特定設備的VCO頻率范圍，輔助進行設備選擇。
2. 設備配置
   • PLL環(huán)路濾波器設計：聯系德州儀器，根據具體應用要求獲取優(yōu)化的環(huán)路濾波器設置。
   • 時鐘輸出分配：在選擇最終時鐘輸出位置時，需考慮每個時鐘輸出之間以及與其他PLL電路的接近程度。建議將相同頻率的時鐘分組，對于需要低近端相位噪聲的時鐘目標，優(yōu)先使用基于VCXO的PLL1輸出（如OSCout/OSCout*）；對于需要出色噪聲基底性能的時鐘目標，選擇由內部LC-VCO驅動的輸出（如用于ADC或DAC的輸出）。
   • 計算LCM：在本例中，計算LCM(245.76MHz, 983.04MHz, 122.88MHz) = 983.04MHz，而LMK04610的有效VCO頻率為5898.24MHz = 6 × 983.04MHz，因此該設備可用于產生這些輸出頻率。
3. 設備編程：使用TICS Pro EVM編程軟件將設備設置為所需配置，然后導出適合應用使用的十六進制寄存器映射。同時，還可使用WEBENCH Clock Architect Tool，輸入所需頻率和格式，篩選出使用LMK04610的解決方案。

3.3 注意事項

• 電源連接：所有(V_{CC})引腳必須始終連接，建議使用低噪聲LDO和DC - DC轉換器，如文檔中推薦的電源連接方式。
• 引腳使用：未使用的時鐘輸出應保持懸空并斷電；未使用的時鐘輸入可以懸空。
• 布局設計：考慮到器件的功耗較高，需要注意熱管理。器件封裝的暴露焊盤是主要的散熱路徑，應將其焊接到PCB上的接地層，同時在PCB的封裝 footprint內添加熱焊盤和多個過孔以增強散熱。CLKin和OSCin的差分輸入應緊密耦合布線，單端輸入應與其他RF走線保持至少3倍走線寬度的距離；CLKout的差分信號也應緊密耦合，根據輸出類型設計合適的走線阻抗和端接。

四、總結

LMK04610憑借其卓越的低噪聲性能、靈活的配置選項和豐富的功能特性，成為了眾多電子系統中時鐘處理的理想選擇。無論是在無線通信、數據采集還是測試測量等領域，都能為系統提供穩(wěn)定、精準的時鐘信號。在實際應用設計中，我們需要深入理解其技術細節(jié)，按照合理的設計步驟進行操作，并注意布局和電源等方面的問題，以充分發(fā)揮其性能優(yōu)勢，為我們的電子設計帶來更可靠的保障。

希望通過本文的分享，能讓大家對LMK04610有更深入的了解，在實際工作中能夠更加得心應手地運用這款優(yōu)秀的器件。大家在使用過程中有任何問題或經驗，歡迎在評論區(qū)留言交流！