CDCE949和CDCEL949：靈活低功耗LVCMOS時鐘發(fā)生器深度解析

在電子設(shè)備中，時鐘發(fā)生器就像是設(shè)備的“心臟”，為整個系統(tǒng)提供穩(wěn)定而精確的時鐘信號。CDCE949和CDCEL949作為德州儀器（TI）推出的可編程時鐘發(fā)生器，在眾多領(lǐng)域有著廣泛的應(yīng)用。本文將對這兩款設(shè)備進行詳細解析，希望能為電子工程師們在設(shè)計過程中提供有價值的參考。

文件下載：cdcel949.pdf

一、產(chǎn)品概述

CDCE949和CDCEL949屬于可編程時鐘發(fā)生器家族，是模塊化PLL（鎖相環(huán)） 為基礎(chǔ)的低成本、高性能、可編程時鐘合成器、乘法器和除法器。它們能夠從單個輸入頻率生成多達九個輸出時鐘，每個輸出都可以在系統(tǒng)內(nèi)編程，實現(xiàn)高達230MHz的任意時鐘頻率，并且采用了多達四個獨立可配置的PLL，為設(shè)計帶來了極大的靈活性。

二、產(chǎn)品特性

2.1 豐富的功能特性

• 多PLL配置：該系列不同型號具有不同數(shù)量的PLL和輸出，例如CDCEx949擁有4個PLL和9個輸出，能夠滿足多樣化的時鐘需求。
• 可配置性強：支持系統(tǒng)內(nèi)編程和EEPROM存儲，通過串行可編程易失性寄存器和非易失性EEPROM，用戶可以方便地存儲和修改客戶設(shè)置。
• 靈活的輸入時鐘：支持外部晶體（8MHz - 32MHz）和單端LVCMOS（高達160MHz）輸入，并且片上VCXO（壓控晶體振蕩器）的拉范圍可達±150ppm。
• 低噪聲PLL核心：PLL環(huán)路濾波器組件集成，典型的低周期抖動僅為60ps，能夠提供穩(wěn)定的時鐘信號。
• 獨立的輸出電源引腳：CDCE949支持3.3V和2.5V輸出電源，CDCEL949支持1.8V輸出電源，滿足不同的電源需求。
• 靈活的時鐘驅(qū)動：三個用戶可定義的控制輸入[S0/S1/S2]，可用于SSC（擴頻時鐘）選擇、頻率切換、輸出使能或電源關(guān)閉等操作。
• 廣泛的應(yīng)用支持：能夠為視頻、音頻、USB、IEEE1394、RFID、藍牙、WLAN、以太網(wǎng)和GPS等設(shè)備生成高精度時鐘，還能生成與TI - DaVinci?、OMAP?、DSPs等常用的時鐘頻率。
• 可編程SSC調(diào)制：支持中心擴展或向下擴展時鐘，有效降低電磁干擾（EMI）。
• 寬溫度范圍：能夠在 - 40°C至85°C的寬溫度范圍內(nèi)穩(wěn)定工作。
• 開發(fā)和編程套件：提供TI Pro - Clock?開發(fā)和編程套件，方便PLL的設(shè)計和編程。

2.2 關(guān)鍵參數(shù)

三、引腳配置與功能

CDCE949和CDCEL949采用24引腳的TSSOP封裝，各引腳具有不同的功能：

• 電源引腳：VDD為1.8V設(shè)備核心電源，VDDOUT為輸出電源，CDCE949的VDDOUT為3.3V或2.5V，CDCEL949的VDDOUT為1.8V。
• 輸入引腳：Xin/CLK為晶體振蕩器輸入或LVCMOS時鐘輸入；S0、S1/SDA、S2/SCL為用戶可編程控制輸入或串行接口引腳；V Ctrl為VCXO控制電壓。
• 輸出引腳：Y1 - Y9為LVCMOS輸出引腳。
• 接地引腳：GND為接地引腳。

四、詳細描述

4.1 功能框圖

其功能框圖展示了輸入時鐘、PLL、VCXO、EEPROM編程和輸出等模塊的連接關(guān)系。輸入時鐘經(jīng)過PLL處理后，通過不同的分頻器輸出到各個輸出引腳。同時，VCXO可以實現(xiàn)輸出頻率與外部控制信號的同步。

4.2 特性描述

• 控制終端設(shè)置：三個用戶可定義的控制終端（S0、S1和S2）允許外部控制設(shè)備設(shè)置，包括SSC選擇、頻率選擇和輸出狀態(tài)選擇等。用戶可以預定義多達八種不同的控制設(shè)置。
• 默認設(shè)備設(shè)置：內(nèi)部EEPROM預設(shè)為工廠默認配置，在通電或掉電/上電序列后，設(shè)備將以默認模式運行，直到用戶重新編程。
• SDA/SCL串行接口：作為2線串行SDA/SCL總線的目標設(shè)備，兼容SMBus或I2C總線規(guī)范，支持標準模式（最高100kbps）和快速模式（最高400kbps）傳輸，并支持7位尋址。
• 數(shù)據(jù)協(xié)議：支持字節(jié)寫入、字節(jié)讀取、塊寫入和塊讀取操作。在EEPROM寫入周期內(nèi)，數(shù)據(jù)將被寫入EEPROM，期間SDA/SCL總線不接受新數(shù)據(jù)，但可以進行讀取操作。

4.3 設(shè)備功能模式

• SDA/SCL硬件接口：多個設(shè)備可以連接到SDA/SCL串行接口總線，但如果連接設(shè)備較多，可能需要降低總線速度。推薦的上拉電阻值為4.7kΩ。
• 編程：通過命令代碼定義不同的操作模式，如塊讀取、塊寫入、字節(jié)讀取和字節(jié)寫入等。

五、寄存器映射

時鐘輸入、控制引腳、PLL和輸出階段均可由用戶配置。主要的寄存器包括通用配置寄存器、PLL配置寄存器等，用戶可以通過SDA/SCL總線手動寫入設(shè)置，也可以使用TI Pro Clock軟件進行編程，該軟件能夠自動計算優(yōu)化性能和最低抖動的參數(shù)。

六、應(yīng)用與實現(xiàn)

6.1 應(yīng)用信息

CDCEx949可作為晶體緩沖器、時鐘合成器使用，具有片上環(huán)路濾波器和擴頻調(diào)制功能。編程方式包括SPI、引腳模式或使用片上EEPROM。

6.2 典型應(yīng)用

以千兆以太網(wǎng)交換機應(yīng)用為例，CDCEx949可以替代晶體和晶體振蕩器，為不同的設(shè)備提供時鐘信號。

6.3 設(shè)計要求與詳細設(shè)計步驟

• SSC（擴頻時鐘）：通過擴頻調(diào)制將發(fā)射能量分散到更大的帶寬上，降低時鐘分配網(wǎng)絡(luò)的發(fā)射電平，從而減少電磁干擾（EMI）。
• PLL頻率規(guī)劃：根據(jù)輸入頻率，使用公式 (f{OUT }=frac{f{IN}}{ Pdiv } × frac{N}{M}) 計算輸出頻率，使用公式 (f{VCO}=f{IN} × frac{N}{M}) 計算目標VCO頻率。
• 晶體振蕩器啟動：當用作晶體緩沖器時，晶體振蕩器的啟動時間通常比內(nèi)部PLL鎖定時間長。
• 頻率調(diào)整：通過VCXO控制輸入 (V_{Ctrl}) 調(diào)整頻率，若使用PWM調(diào)制信號作為控制信號，需要外部濾波器。
• 未使用的輸入和輸出：若不需要VCXO拉動功能，可將 (V_{Ctrl}) 浮空；將其他未使用的輸入接地；未使用的輸出浮空。若不使用某個輸出塊，建議禁用該輸出塊，但仍需提供第二輸出塊的電源。
• XO和VCXO模式切換：從XO模式切換到VCXO模式時，需要進行特定的操作以確保輸出頻率為0ppm。

6.4 電源供應(yīng)建議

使用外部參考時鐘時，應(yīng)先驅(qū)動XIN/CLK，再使 (V{DD}) 上升，以避免輸出不穩(wěn)定。若 (V{DDOUT }) 先于 (V{DD}) 施加，建議在 (V{DDOUT }) 上升前將 (V_{DD}) 接地。

6.5 布局

• 布局指南：作為晶體緩沖器使用時，晶體單元應(yīng)盡可能靠近設(shè)備放置，晶體與XIN和XOUT之間的布線長度應(yīng)相同。避免在晶體及其布線區(qū)域下方布置接地平面和電源平面，避免在該區(qū)域布線其他信號線。根據(jù)需要添加離散電容器以滿足晶體負載電容要求，并將其靠近設(shè)備且相對于XIN和XOUT對稱放置。
• 布局示例：包括晶體及負載電容的放置、時鐘輸出端串聯(lián)終端電阻的使用、旁路電容的放置和鐵氧體磁珠的使用等。

七、總結(jié)

CDCE949和CDCEL949以其豐富的功能、靈活的配置和良好的性能，為電子工程師在時鐘設(shè)計方面提供了強大的工具。在實際應(yīng)用中，工程師們需要根據(jù)具體的需求，合理配置設(shè)備參數(shù)，注意電源供應(yīng)和布局等方面的問題，以充分發(fā)揮這兩款設(shè)備的優(yōu)勢。大家在使用過程中有沒有遇到過一些獨特的問題或者有什么特別的應(yīng)用經(jīng)驗呢？歡迎在評論區(qū)分享交流。