CDCE(L)925：靈活低功耗LVCMOS時(shí)鐘發(fā)生器的技術(shù)剖析

引言

在當(dāng)今電子設(shè)備高度集成化和高速化的背景下，時(shí)鐘發(fā)生器作為關(guān)鍵的基礎(chǔ)部件，其性能和靈活性直接影響著整個(gè)系統(tǒng)的穩(wěn)定性和功能實(shí)現(xiàn)。CDCE(L)925作為一款低功耗、高性能的可編程時(shí)鐘發(fā)生器，憑借其豐富的功能和良好的性能表現(xiàn)，在眾多領(lǐng)域得到了廣泛應(yīng)用。本文將深入剖析CDCE(L)925的特點(diǎn)、功能、應(yīng)用以及相關(guān)設(shè)計(jì)要點(diǎn)，希望能為電子工程師們在實(shí)際設(shè)計(jì)中提供有價(jià)值的參考。

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產(chǎn)品概述

CDCE925和CDCEL925屬于可編程時(shí)鐘發(fā)生器家族，它們能夠從單個(gè)輸入頻率生成多達(dá)五個(gè)輸出時(shí)鐘。CDCE925支持3.3V和2.5V的輸出電源，而CDCEL925則采用1.8V的輸出電源，以滿足不同應(yīng)用場景的需求。其輸入可以接受外部晶體或LVCMOS時(shí)鐘信號(hào)，具有出色的靈活性。同時(shí)，這些器件具有低噪聲PLL核心，能夠有效減少時(shí)鐘信號(hào)的抖動(dòng)，為系統(tǒng)提供穩(wěn)定的時(shí)鐘源。

核心特性亮點(diǎn)

1. 豐富的輸出配置：CDCE(L)925屬于可編程時(shí)鐘發(fā)生器家族的一員，提供了多種不同的PLL和輸出配置選項(xiàng)。CDCEx913是1PLL、3輸出，CDCEx925有2PLL、5輸出以及3PLL、7輸出等不同版本，而CDCEx949更是達(dá)到了4PLL、9輸出。這種多樣化的配置可以滿足不同系統(tǒng)對(duì)時(shí)鐘輸出數(shù)量和功能的需求。
2. 可編程性強(qiáng)：具備系統(tǒng)內(nèi)可編程性和EEPROM存儲(chǔ)功能。其支持通過串行可編程的易失性寄存器進(jìn)行配置，同時(shí)還能利用非易失性EEPROM存儲(chǔ)客戶設(shè)置，方便在不同應(yīng)用場景下快速調(diào)整和保存配置。而且每個(gè)輸出都能在系統(tǒng)內(nèi)編程設(shè)置為高達(dá)230MHz的任意時(shí)鐘頻率，使用起來非常靈活。
3. 靈活的輸入時(shí)鐘接口：輸入時(shí)鐘設(shè)計(jì)十分靈活，支持多種輸入方式。可使用外部晶體，晶體頻率范圍為8MHz至32MHz；還集成了片上VCXO，其拉動(dòng)范圍可達(dá)±150ppm；也能接受單端LVCMOS高達(dá)160MHz的時(shí)鐘信號(hào)。
4. 低噪聲與高精度：采用低噪聲PLL核心，PLL環(huán)路濾波器組件集成在芯片內(nèi)部，能夠有效降低時(shí)鐘信號(hào)的抖動(dòng)。典型的周期抖動(dòng)僅為60ps，為系統(tǒng)提供高精度的時(shí)鐘信號(hào)，確保系統(tǒng)的穩(wěn)定運(yùn)行。
5. 獨(dú)立輸出電源引腳：不同型號(hào)的器件具有獨(dú)立的輸出電源引腳，CDCE925提供3.3V和2.5V的輸出電源選項(xiàng)，而CDCEL925則采用1.8V輸出電源，滿足了不同電平要求的應(yīng)用場景。
6. 靈活的時(shí)鐘驅(qū)動(dòng)控制：配備三個(gè)用戶可定義的控制輸入（S0/S1/S2），可以用于選擇擴(kuò)展頻譜時(shí)鐘（SSC）、進(jìn)行頻率切換、啟用輸出或執(zhí)行電源管理等操作，方便用戶根據(jù)實(shí)際需求對(duì)時(shí)鐘輸出進(jìn)行靈活控制。
7. 多領(lǐng)域應(yīng)用支持：能夠?yàn)橐曨l、音頻、USB、IEEE1394、RFID、藍(lán)牙、WLAN、以太網(wǎng)和GPS等多種應(yīng)用生成高精度時(shí)鐘。同時(shí)，還能生成與TI的DaVinci、OMAP、DSPs等處理器配合使用的常用時(shí)鐘頻率，具有廣泛的適用性。
8. 低功耗與寬溫度范圍：采用1.8V的器件電源供電，功耗較低。并且能夠在-40°C至85°C的寬溫度范圍內(nèi)穩(wěn)定工作，適應(yīng)不同的工作環(huán)境。

引腳配置與功能

CDCE(L)925采用16引腳的TSSOP封裝，其引腳配置涵蓋了電源、輸入、輸出和控制等多個(gè)方面。以下是一些關(guān)鍵引腳的功能介紹：

通過對(duì)這些引腳的合理配置和使用，可以實(shí)現(xiàn)對(duì)CDCE(L)925的各種功能控制和時(shí)鐘輸出。

規(guī)格參數(shù)詳解

絕對(duì)最大額定值

在實(shí)際設(shè)計(jì)中，必須嚴(yán)格遵守器件的絕對(duì)最大額定值，以避免對(duì)器件造成永久性損壞。例如，電源電壓VDD的范圍為 -0.5V至2.5V，輸入電壓VI和輸出電壓VO的范圍為 -0.5V至VDD + 0.5V等。超出這些額定值可能導(dǎo)致器件無法正常工作，甚至損壞。

ESD 額定值

該器件具有一定的靜電放電（ESD）防護(hù)能力，人體模型（HBM）的ESD額定值為±2000V，充電器件模型（CDM）的ESD額定值為±1500V。在使用和處理器件時(shí)，需要采取適當(dāng)?shù)姆漓o電措施，以防止ESD對(duì)器件造成損害。

推薦工作條件

為了確保器件性能的穩(wěn)定和可靠，需要在推薦的工作條件下使用。例如，器件的電源電壓VDD推薦為1.7V至1.9V，輸出電源電壓VDDOUT對(duì)于CDCE925為2.3V至3.6V，對(duì)于CDCEL925為1.7V至1.9V。同時(shí)，輸入電壓、輸出電流、負(fù)載電容等參數(shù)也都有相應(yīng)的推薦范圍。在實(shí)際應(yīng)用中，應(yīng)盡量使器件工作在這些推薦條件下。

電氣特性

器件的電氣特性包括電源電流、輸出電壓、抖動(dòng)、偏斜等參數(shù)。了解這些特性有助于評(píng)估器件在不同工作條件下的性能表現(xiàn)。例如，在所有輸出關(guān)閉、CLK頻率為27MHz、VCO頻率為135MHz、輸出頻率為27MHz且所有PLL開啟的情況下，電源電流IDD典型值為20mA；而在無負(fù)載、所有輸出開啟、輸出頻率為27MHz時(shí)，CDCE925的輸出電源電流IDDOUT（VDDOUT = 3.3V）為2mA，CDCEL925的輸出電源電流IDDOUT（VDDOUT = 1.8V）為1mA。

EEPROM 規(guī)格

EEPROM 用于存儲(chǔ)用戶的配置信息，其編程周期可達(dá)100至1000次，數(shù)據(jù)保留時(shí)間長達(dá)10年。這使得用戶可以方便地對(duì)器件進(jìn)行個(gè)性化配置，并長期保存這些配置信息。

時(shí)序要求

對(duì)于CLK輸入和SDA/SCL總線，都有相應(yīng)的時(shí)序要求。例如，CLK輸入的頻率范圍在PLL旁路模式下為0至160MHz，在PLL模式下為8至160MHz；SCL時(shí)鐘頻率在標(biāo)準(zhǔn)模式下為0至100kHz，在快速模式下為0至400kHz等。在設(shè)計(jì)系統(tǒng)時(shí)，必須確保輸入信號(hào)的時(shí)序符合這些要求，以保證器件的正常通信和工作。

詳細(xì)功能描述

整體架構(gòu)與工作原理

CDCE(L)925基于模塊化的PLL架構(gòu)，通過內(nèi)部的PLL對(duì)輸入時(shí)鐘信號(hào)進(jìn)行處理，生成所需的輸出時(shí)鐘信號(hào)。其內(nèi)部的PLL支持?jǐn)U展頻譜時(shí)鐘（SSC）技術(shù)，通過中心擴(kuò)展或向下擴(kuò)展時(shí)鐘的方式，有效減少電磁干擾（EMI）。同時(shí)，根據(jù)PLL頻率和分頻器設(shè)置，內(nèi)部環(huán)路濾波器組件會(huì)自動(dòng)調(diào)整，以實(shí)現(xiàn)高穩(wěn)定性和優(yōu)化的抖動(dòng)傳輸特性。

控制終端設(shè)置

器件具有三個(gè)用戶可定義的控制終端（S0、S1和S2），可以對(duì)其進(jìn)行編程，實(shí)現(xiàn)多種控制功能。例如，可以用于選擇SSC的類型和幅度、在兩個(gè)用戶定義的頻率之間進(jìn)行切換、控制輸出狀態(tài)（如輸出配置和電源管理）等。用戶最多可以預(yù)定義八種不同的控制設(shè)置，通過這些設(shè)置可以方便地對(duì)器件的工作狀態(tài)進(jìn)行靈活調(diào)整。

默認(rèn)設(shè)備設(shè)置

器件的內(nèi)部EEPROM預(yù)先配置為默認(rèn)設(shè)置，在默認(rèn)情況下，輸入頻率會(huì)直接通過輸出。這樣可以使器件在無需額外編程的情況下即可開始工作。用戶可以通過串行SDA/SCL接口對(duì)器件進(jìn)行重新編程，以滿足不同的應(yīng)用需求。

SDA/SCL 串行接口

CDCE(L)925作為一個(gè)從屬設(shè)備，通過2線串行SDA/SCL總線進(jìn)行通信，與SMBus或I2C規(guī)范兼容。它支持標(biāo)準(zhǔn)模式（最高100kbps）和快速模式（最高400kbps）的傳輸，并支持7位尋址。SDA/S1和SCL/S2引腳具有雙重功能，在默認(rèn)配置下作為SDA/SCL串行編程接口使用，也可以通過更改EEPROM的設(shè)置將其重新配置為通用控制引腳。

數(shù)據(jù)協(xié)議

器件支持字節(jié)寫入、字節(jié)讀取、塊寫入和塊讀取等操作。在字節(jié)寫入和讀取操作中，系統(tǒng)控制器可以單獨(dú)訪問指定的字節(jié)；在塊寫入和讀取操作中，字節(jié)會(huì)按照從低到高的順序依次訪問，并且可以在任意完整字節(jié)傳輸完成后停止。在進(jìn)行EEPROM寫入周期時(shí)，需要注意相關(guān)的操作順序和狀態(tài)監(jiān)測，確保數(shù)據(jù)正確寫入。

設(shè)備功能模式

SDA/SCL 硬件接口

多個(gè)器件可以連接到SDA/SCL串行接口總線上，但如果連接的器件較多，可能需要降低總線速度（最高為400kHz）。上拉電阻（RP）的選擇需要根據(jù)電源電壓、總線電容和連接的器件數(shù)量來確定，推薦值為4.7kΩ，以滿足輸出級(jí)在VOLmax = 0.4V時(shí)至少3mA的吸收電流要求。

編程方法

通過特定的命令代碼和協(xié)議，可以對(duì)器件進(jìn)行編程設(shè)置。例如，通過設(shè)置命令代碼的不同位來區(qū)分塊讀取/寫入操作和字節(jié)讀取/寫入操作，并指定相應(yīng)的字節(jié)偏移量。TI還提供了Pro - Clock軟件，方便用戶快速進(jìn)行所有設(shè)置，并自動(dòng)計(jì)算出優(yōu)化性能和最低抖動(dòng)所需的值。

應(yīng)用與設(shè)計(jì)要點(diǎn)

典型應(yīng)用場景

CDCE(L)925在許多領(lǐng)域都有廣泛的應(yīng)用，例如在D - TVs、STBs、IP - STBs、DVD播放器和記錄器、打印機(jī)等設(shè)備中，它可以為這些設(shè)備提供穩(wěn)定的時(shí)鐘信號(hào)，確保設(shè)備的正常運(yùn)行。在千兆以太網(wǎng)交換機(jī)應(yīng)用中，它可以替代晶體和晶體振蕩器，減少設(shè)備的體積和成本，提高系統(tǒng)的集成度。

設(shè)計(jì)要求與步驟

擴(kuò)展頻譜時(shí)鐘（SSC）設(shè)計(jì)

SSC技術(shù)可以將發(fā)射能量分散到更寬的帶寬上，從而降低時(shí)鐘分配網(wǎng)絡(luò)的發(fā)射電平，減少電磁干擾。在設(shè)計(jì)時(shí)，需要考慮調(diào)制幅度（%）、調(diào)制頻率（>20kHz）、調(diào)制形狀（三角形）以及中心擴(kuò)展/向下擴(kuò)展（±或 -）等多個(gè)控制參數(shù)。

PLL 頻率規(guī)劃

根據(jù)輸入頻率（fIN）和所需的輸出頻率（fOUT），可以通過公式 (f{OUT }=frac{f{IN}}{ Pdiv } × frac{N}{M}) 來計(jì)算輸出頻率，其中M（1至511）和N（1至4095）是PLL的乘數(shù)/除數(shù)，Pdiv（1至127）是輸出分頻器。同時(shí)，每個(gè)PLL的目標(biāo)VCO頻率（fvco）可以通過公式 (f{VCO}=f{IN} × frac{N}{M}) 計(jì)算。在實(shí)際設(shè)計(jì)中，還需要根據(jù)相關(guān)條件計(jì)算出P、Q、R和N'等參數(shù)，這些參數(shù)可以在使用TI Pro - Clock軟件時(shí)自動(dòng)計(jì)算得出。

晶體振蕩器啟動(dòng)

當(dāng)CDCE(L)925作為晶體緩沖器使用時(shí)，晶體振蕩器的啟動(dòng)時(shí)間通常比內(nèi)部PLL的鎖定時(shí)間長。例如，對(duì)于一個(gè)27MHz的晶體輸入和8pF的負(fù)載電容，晶體的啟動(dòng)時(shí)間大約為250μs，而PLL的鎖定時(shí)間大約為10μs。在設(shè)計(jì)時(shí)，需要考慮這一特性，確保系統(tǒng)能夠穩(wěn)定啟動(dòng)。

頻率調(diào)整與VCXO控制

可以通過VCXO控制輸入VCtrl對(duì)CDCE(L)925的輸出頻率進(jìn)行調(diào)整，以滿足不同媒體和應(yīng)用的需求。如果使用PWM調(diào)制信號(hào)作為VCXO的控制信號(hào)，則需要外部濾波器進(jìn)行處理。

未使用輸入和輸出的處理

如果不需要VCXO拉動(dòng)功能，Vctrl引腳應(yīng)懸空；所有其他未使用的輸入應(yīng)設(shè)置為GND；未使用的輸出應(yīng)懸空。如果某個(gè)輸出塊不使用，建議將其禁用，但仍然建議為第二個(gè)輸出塊提供電源，以確保系統(tǒng)的穩(wěn)定性。

XO和VCXO模式切換

在從晶體振蕩器（XO）模式切換到VCXO模式時(shí)，需要注意內(nèi)部電容的不同要求。推薦的切換步驟為：首先在XO模式下將Vctrl設(shè)置為Vdd/2；然后從XO模式切換到VCXO模式；最后編程內(nèi)部電容，使輸出頻率達(dá)到0ppm。

電源供應(yīng)與布局建議

電源供應(yīng)

在使用外部參考時(shí)鐘時(shí)，應(yīng)先驅(qū)動(dòng)XIN/CLK引腳，再使VDD電壓上升，以避免輸出不穩(wěn)定的風(fēng)險(xiǎn)。如果先施加VDDOUT電壓，建議在VDDOUT電壓上升之前將VDD引腳拉至GND。同時(shí)，器件具有電源上電控制功能，連接到1.8V電源，在1.8V電源達(dá)到足夠的電壓水平之前，器件將保持禁用狀態(tài)。

布局要點(diǎn)

當(dāng)將CDCE925用作晶體緩沖器時(shí)，晶體單元的布局對(duì)VCXO的拉動(dòng)范圍有影響。應(yīng)將晶體盡可能靠近器件放置，確保從晶體端子到XIN和XOUT的布線長度相同。在晶體和連接到器件的布線區(qū)域下，應(yīng)盡量避免布線其他信號(hào)線，以減少噪聲耦合。此外，為了滿足某些晶體的負(fù)載電容規(guī)格，可能需要添加額外的分立電容器，并將其盡可能靠近器件放置，且相對(duì)于XIN和XOUT對(duì)稱。

總結(jié)

CDCE(L)925以其豐富的功能、靈活的配置和良好的性能，成為電子系統(tǒng)中時(shí)鐘設(shè)計(jì)的理想選擇。在實(shí)際設(shè)計(jì)過程中，電子工程師們需要充分了解其特性、規(guī)格和應(yīng)用要點(diǎn)，合理配置引腳和參數(shù)，注意電源供應(yīng)和布局設(shè)計(jì)，以確保系統(tǒng)能夠穩(wěn)定、高效地運(yùn)行。同時(shí)，隨著電子技術(shù)的不斷發(fā)展，我們也期待CDCE(L)925在更多的應(yīng)用場景中發(fā)揮更大的作用。你在使用CDCE(L)925或者其他類似時(shí)鐘發(fā)生器的過程中，遇到過哪些有趣的問題或挑戰(zhàn)呢？歡迎在評(píng)論區(qū)分享交流。