探索ADN2816：高性能時鐘和數(shù)據(jù)恢復(fù)IC的深度剖析

在當今高速數(shù)據(jù)通信領(lǐng)域，時鐘和數(shù)據(jù)恢復(fù)（CDR）技術(shù)對于確保數(shù)據(jù)的準確傳輸至關(guān)重要。Analog Devices的ADN2816作為一款連續(xù)速率10 Mb/s至675 Mb/s的時鐘和數(shù)據(jù)恢復(fù)IC，憑借其卓越的性能和豐富的特性，成為眾多應(yīng)用場景的理想選擇。本文將深入剖析ADN2816的技術(shù)細節(jié)、工作原理、應(yīng)用場景以及設(shè)計要點，為電子工程師們提供全面的參考。

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一、ADN2816概述

1.1 關(guān)鍵特性

ADN2816具有一系列令人矚目的特性。它支持10 Mb/s至675 Mb/s的連續(xù)數(shù)據(jù)速率，無需外部參考時鐘即可自動鎖定所有數(shù)據(jù)速率，并且滿足SONET的抖動要求，包括抖動傳輸、抖動生成和抖動容限。此外，它還具備專利的時鐘恢復(fù)架構(gòu)、鎖丟失指示器以及I2C接口，方便用戶訪問可選功能。

1.2 電氣參數(shù)

• 電源：采用3.3 V單電源供電，典型功耗僅為366 mW，具有低功耗的優(yōu)勢。
• 封裝：采用緊湊的5 mm × 5 mm 32 - 引腳LFCSP封裝，無鉛設(shè)計，符合環(huán)保要求。

1.3 應(yīng)用場景

ADN2816的應(yīng)用范圍廣泛，涵蓋了SONET OC - 1/-3/-12及相關(guān)FEC速率、光纖通道、ESCON、快速以太網(wǎng)、SDI、WDM轉(zhuǎn)發(fā)器、再生器/中繼器、測試設(shè)備以及寬帶交叉連接和路由器等領(lǐng)域。

二、工作原理

2.1 時鐘和數(shù)據(jù)恢復(fù)架構(gòu)

ADN2816是一個延遲和鎖相環(huán)電路，用于從NRZ編碼數(shù)據(jù)流中恢復(fù)時鐘和重定時數(shù)據(jù)。它通過兩個獨立的反饋環(huán)路跟蹤輸入數(shù)據(jù)信號的相位，這兩個環(huán)路共享一個公共控制電壓。高速延遲鎖定環(huán)路使用電壓控制移相器跟蹤輸入抖動的高頻分量，而由VCO組成的獨立相位控制環(huán)路則跟蹤輸入抖動的低頻分量。此外，還有第三個環(huán)路用于設(shè)置VCO的初始頻率，該環(huán)路將VCO頻率與輸入數(shù)據(jù)頻率進行比較并設(shè)置粗調(diào)電壓。

2.2 抖動處理機制

• 低頻率抖動：在輸入數(shù)據(jù)信號的低頻率抖動情況下，環(huán)路濾波器中的積分器提供高增益，以小相位誤差跟蹤大抖動幅度。此時，VCO進行頻率調(diào)制，類似于普通鎖相環(huán)跟蹤抖動。VCO的調(diào)諧范圍越寬，對低頻抖動的容納能力就越大。
• 中頻率抖動：當抖動頻率處于中等范圍時，VCO的增益和調(diào)諧范圍不足以跟蹤輸入抖動，VCO控制電壓飽和，VCO頻率停留在調(diào)諧范圍的一端。此時，延遲鎖定環(huán)路控制電壓增大，移相器承擔跟蹤輸入抖動的任務(wù)。
• 高頻率抖動：對于高頻率抖動，環(huán)路積分器的增益較小，需要較大的相位差才能使環(huán)路控制電壓足夠大以調(diào)諧移相器的范圍。在這個區(qū)域，抖動容納能力由輸入數(shù)據(jù)的眼圖開口、靜態(tài)相位誤差和殘余環(huán)路抖動生成決定，大約為0.5 UI。

三、功能描述

3.1 頻率獲取

ADN2816能夠在10 Mb/s至675 Mb/s的數(shù)據(jù)頻率范圍內(nèi)從數(shù)據(jù)中獲取頻率。鎖檢測器電路比較VCO和輸入數(shù)據(jù)的頻率，當頻率差超過1000 ppm時，LOL（鎖丟失）信號被斷言，啟動頻率獲取周期。VCO頻率被重置到其范圍的底部（10 MHz），頻率檢測器比較VCO頻率和輸入數(shù)據(jù)頻率，并根據(jù)需要遞增VCO頻率。當VCO頻率接近數(shù)據(jù)頻率時，步長減小，直到VCO頻率與數(shù)據(jù)頻率相差在250 ppm以內(nèi)，此時LOL信號被解除斷言。

3.2 輸入緩沖器

輸入緩沖器具有差分輸入（PIN/NIN），內(nèi)部通過50 Ω電阻端接到片上電壓參考（典型值 (VREF = 2.5 V)）。要實現(xiàn) (10^{-10}) 的誤碼率，所需的最小差分輸入電平為200 mV p - p。

3.3 鎖檢測器操作

• 正常模式：在正常模式下，ADN2816是一個連續(xù)速率CDR，無需參考時鐘即可鎖定10 Mb/s至675 Mb/s的任何數(shù)據(jù)速率。鎖檢測器監(jiān)控VCO和輸入數(shù)據(jù)頻率的差異，當VCO頻率與數(shù)據(jù)頻率相差在250 ppm以內(nèi)時，解除LOL信號的斷言，使D/PLL將VCO頻率拉至與數(shù)據(jù)頻率相等。如果輸入頻率誤差超過1000 ppm，LOL信號將重新被斷言，控制返回頻率環(huán)路，開始新的頻率獲取。
• REFCLK模式：在REFCLK模式下，使用參考時鐘作為輔助來鎖定ADN2816的VCO。通過設(shè)置CTRLA[0]為1啟用鎖到參考模式，用戶還需要設(shè)置CTRLA[7:6]和CTRLA[5:2]位來設(shè)置參考頻率范圍和數(shù)據(jù)速率相對于參考頻率的分頻比。鎖檢測器監(jiān)控分頻后的VCO和分頻后的參考時鐘之間的頻率差異，當VCO頻率與所需頻率相差在250 ppm以內(nèi)時，解除LOL信號的斷言。
• 靜態(tài)LOL模式：ADN2816實現(xiàn)了靜態(tài)LOL功能，用于指示是否曾經(jīng)發(fā)生過鎖丟失情況。即使ADN2816重新獲得鎖定，該指示信號仍將保持斷言，直到手動重置靜態(tài)LOL位（MISC[4]）。通過向I2C寄存器位CTRLB[7]寫入1，可使LOL引腳成為靜態(tài)LOL指示器。

3.4 諧波檢測器

ADN2816提供諧波檢測器，用于檢測輸入數(shù)據(jù)是否切換到VCO當前鎖定的數(shù)據(jù)速率的低次諧波。當檢測到諧波時，LOL引腳被斷言，啟動新的頻率獲取，ADN2816會自動鎖定到新的數(shù)據(jù)速率。需要注意的是，諧波檢測器不檢測數(shù)據(jù)速率的高次諧波。

3.5 靜音模式

ADN2816提供兩種靜音模式：

• SQUELCH DATAOUT和CLKOUT模式：當CTRLC[1] = 0（默認模式）時，選擇此模式。當SQUELCH輸入（Pin 27）被驅(qū)動到TTL高電平時，時鐘和數(shù)據(jù)輸出都被設(shè)置為零狀態(tài)，以抑制下游處理。
• SQUELCH DATAOUT或CLKOUT模式：當CTRLC[1]為1時，選擇此模式。當SQUELCH輸入被驅(qū)動到高電平時，DATAOUTN/DATAOUTP引腳被靜音；當SQUELCH輸入被驅(qū)動到低電平時，CLKOUT引腳被靜音。這種模式在中繼器應(yīng)用中特別有用，因為在這些應(yīng)用中可能不需要恢復(fù)的時鐘。

3.6 I2C接口

ADN2816支持2線I2C兼容串行總線，可驅(qū)動多個外設(shè)。通過串行數(shù)據(jù)（SDA）和串行時鐘（SCK）兩個輸入，在連接到總線的任何設(shè)備之間傳輸信息。每個從設(shè)備通過唯一的地址被識別，ADN2816有兩個可能的7位從地址用于讀寫操作。用戶可以通過I2C接口訪問ADN2816的內(nèi)部寄存器，實現(xiàn)對設(shè)備的控制和配置。

3.7 參考時鐘（可選）

雖然ADN2816在進行時鐘和數(shù)據(jù)恢復(fù)時不需要參考時鐘，但它支持可選的參考時鐘。參考時鐘可以差分或單端驅(qū)動，輸入緩沖器可以接受任何峰 - 峰差分幅度大于100 mV的差分信號（如LVPECL或LVDS）或標準單端低電壓TTL輸入。參考時鐘有兩個用途：作為ADN2816鎖定數(shù)據(jù)的輔助手段，或用于測量輸入數(shù)據(jù)的頻率。這兩種模式是互斥的，用戶需要根據(jù)具體需求進行選擇。

四、應(yīng)用設(shè)計要點

4.1 PCB設(shè)計準則

• 電源連接和接地平面：建議使用一個低阻抗接地平面，將VEE引腳直接焊接到接地平面以減少串聯(lián)電感。在電源進入PCB的位置，建議在VCC和VEE之間使用一個22 μF的電解電容器。同時，在IC電源VCC和VEE之間，盡可能靠近ADN2816的VCC引腳放置0.1 μF和1 nF的陶瓷芯片電容器。
• 傳輸線：所有高頻輸入和輸出信號（如PIN、NIN、CLKOUTP、CLKOUTN、DATAOUTP、DATAOUTN等）都需要使用50 Ω傳輸線，以最小化反射。此外，PIN/NIN輸入走線和CLKOUTP/CLKOUTN、DATAOUTP/DATAOUTN輸出走線的長度需要匹配，以避免差分走線之間的偏斜。
• AC耦合電容器的選擇：在選擇ADN2816輸入（PIN、NIN）和輸出（DATAOUTP、DATAOUTN）的AC耦合電容器時，需要考慮信號路徑中兩個50 Ω電阻形成的時間常數(shù)。用戶需要確定可容忍的電壓下降量，并根據(jù)該下降量選擇AC耦合電容器，同時需要在電壓下降和圖案相關(guān)抖動（PDJ）之間進行權(quán)衡。

4.2 數(shù)據(jù)速率讀取

• 粗數(shù)據(jù)速率讀取：無需外部參考時鐘，通過I2C接口可以將數(shù)據(jù)速率讀取到大約±10%的精度。當LOL信號被解除斷言時，可以讀取一個9位寄存器COARSE_RD[8:0]，其中該寄存器的8個MSB是RATE[7:0]寄存器的內(nèi)容，LSB是MISC[0]位。
• 精細數(shù)據(jù)速率讀取：使用參考時鐘可以將數(shù)據(jù)速率測量到0.01%的精度。具體操作步驟包括設(shè)置CTRLA[7:6]位以選擇合適的參考頻率范圍，寫入1到CTRLA[1]以啟用精細數(shù)據(jù)速率測量功能，重置MISC[2]以啟動新的數(shù)據(jù)速率測量，讀取MISC[2]以確定測量是否完成，最后從FREQ2[6:0]、FREQ1[7:0]和FREQ0[7:0]寄存器讀取數(shù)據(jù)速率。

五、總結(jié)

ADN2816作為一款高性能的時鐘和數(shù)據(jù)恢復(fù)IC，憑借其寬數(shù)據(jù)速率范圍、低功耗、出色的抖動性能以及豐富的功能特性，為高速數(shù)據(jù)通信系統(tǒng)提供了可靠的解決方案。在實際應(yīng)用中，電子工程師們需要根據(jù)具體的設(shè)計需求，合理選擇和配置ADN2816，并遵循相應(yīng)的PCB設(shè)計準則，以確保系統(tǒng)的性能和穩(wěn)定性。希望本文對大家深入了解ADN2816以及相關(guān)設(shè)計有所幫助，你在使用ADN2816的過程中遇到過哪些問題呢？歡迎在評論區(qū)分享交流。