2.5D封裝關鍵技術的研究進展

馬千里 馬永輝 鐘誠 李曉 廉重 劉志權

（哈爾濱工程大學煙臺研究院 深圳先進電子材料國際創(chuàng)新研究院 中國科學院深圳先進技術研究院 南方科技大學半導體學院 （國家卓越工程師學院））

摘要：

隨著摩爾定律指引下的晶體管微縮逼近物理極限，先進封裝技術通過系統(tǒng)微型化與異構集成，成為突破芯片性能瓶頸的關鍵路徑。作為先進封裝的核心分支，2.5D封裝通過硅/玻璃中介層 實現(xiàn)高密度互連與多芯片異構集成，兼具高帶寬、低延遲和小型化優(yōu)勢，廣泛應用于人工智能、高性能計算及移動電子領域。系統(tǒng)闡述了2.5D封裝的核心結(jié)構 （如CoWoS、EMIB和I-Cube）及其技術特征，重點剖析了Chiplet模塊化設計、硅通孔 （TSV） 工藝優(yōu)化、微凸點可靠性提升、銅-銅直接鍵合界面工程以及再布線層多物理場協(xié)同設計等關鍵技術的最新進展。未來研究需聚焦低成本玻璃基板、原子層沉積技術抑制界面氧化以及多物理場協(xié)同設計等方面，以突破良率和散熱瓶頸，推動2.5D封裝在后摩爾時代高算力場景中的廣泛應用。

0引言

封裝是集成電路產(chǎn)業(yè)發(fā)展的支柱之一，是芯片實 用化進程的起點，連通芯片內(nèi)部世界與外部系統(tǒng)。三星、蘋果分別于2022年、2023年發(fā)布了3 nm制程芯片，半導體工藝節(jié)點已進入到3 nm/2 nm制程，晶體管特征尺度逐步逼近物理極限。半導體芯片的工藝難度與制造成本逐漸增大，半導體行業(yè)逐漸進入后摩爾時代。在技術發(fā)展方向上，封裝技術從傳統(tǒng)平面封裝（如 引線鍵合和BGA）向高密度、多維互連的先進封裝發(fā)展：傳統(tǒng)封裝以單芯片集成和低互連密度為特征，依 賴成熟工藝但性能受限；3D封裝通過垂直堆疊芯片與 硅通孔（TSV）實現(xiàn)超高密度集成，卻面臨熱耗散復雜與成本激增的挑戰(zhàn)；2.5D封裝則通過硅/玻璃中介層在平面內(nèi)集成多芯片，結(jié)合TSV與微凸點技術，兼顧高密度互連、異構集成等優(yōu)勢。

近年來，虛擬現(xiàn)實、人工智能等新興領域不斷發(fā)展，對高性能計算的需求不斷增加，2.5D封裝可提供更高的帶寬和更低的延遲以滿足這些領域的要求，移動設備和可穿戴設備的普及推動了對小型化和輕量化封裝的需求，2.5D封裝通過在有限空間內(nèi)集成更多功能，適應了市場對小型化產(chǎn)品的期望。未來，隨著技術的不斷發(fā)展，2.5D封裝將面臨更高集成度的需求，可能與逐步成熟的3D封裝技術并存，以滿足不同應用場景的要求。同時，可持續(xù)發(fā)展理念也將推動2.5D封裝技術朝著更環(huán)保的方向發(fā)展。2.5D封裝技術在現(xiàn)有市場中展現(xiàn)出強大的需求驅(qū)動力，未來應用前景廣闊。因此，采用2.5D先進電子封裝技術是延續(xù)摩爾定律的關鍵途徑。本文聚焦2.5D先進封裝技術的研究進展，深入探討了2.5D封裝的常見結(jié)構與最新研究進展。

1 2.5D封裝基本結(jié)構

2.5D封裝是在芯片之間通過額外中介層實現(xiàn)高 密度互連的先進封裝技術，具有多芯片集成及高密度 的特點，其單層邏輯半導體和多層存儲器半導體集成 在一個基底上。隨著晶體管密度的飽和，2.5D封裝在 高密度電路板中應用日益增加?，F(xiàn)有2.5D封裝中介 層結(jié)構可分為再布線層（RDL）、嵌入式互連橋、硅中介層、玻璃中介層、陶瓷中介層等。2.5D封裝可實現(xiàn)異構集成（HI）及高帶寬芯片間通信。異構集成主要指將多個采用不同工藝節(jié)點、不同功能、不同制造商制造的芯片組件封裝到一個封裝體內(nèi)部，以增強功能性和提高性能。圖1是一種典型異構集成2.5D封裝結(jié)構。

1.1 CoWoS

CoWoS是最典型的2.5D封裝結(jié)構，最早由臺積 電提出。該技術首先通過CoW封裝工藝將芯片連接 至硅晶圓，然后將CoW芯片與基板連接，最終整合成CoWoS。CoWoS技術進一步演化為多種形式，包括CoWoS-S（以硅作為中介層）、CoWoS-R（以RDL作為 中介層）和CoWoS-L（由芯粒和RDL構成的硅橋作為 中介層），CoWoS 3種典型結(jié)構如圖2所示。CoWoS的 優(yōu)勢在于能夠在較大的轉(zhuǎn)接板上布置多種規(guī)格的芯片，從而實現(xiàn)異構集成。例如，超威半導體公司（AMD） 在2015年的Fiji GPU模塊中采用了CoWoS技術，在轉(zhuǎn)接板上集成了4塊高帶寬存儲器（HBM）和1塊圖 像處理器。

近年來，人工智能成為熱門話題，CoWoS封裝被認為是創(chuàng)建人工智能計算所需硬件的重要組成部分。 以英偉達為例，英偉達幾乎所有先進AI芯片都是臺 積電制造的，特別是大型AI芯片，全部采用臺積電的CoWoS封裝技術。CoWoS技術已成為人工智能主流 路線，人工智能的發(fā)展也刺激著對CoWoS封裝的需 求。截至目前，英偉達、谷歌、賽靈思、AMD等公司已在各自產(chǎn)品中廣泛使用CoWoS技術。

1.2 EMIB

入式多芯片互連橋（EMIB） 是另一種典型的2.5D封裝，由英特爾（Intel）提出。EMIB不使用其他方法常見的大型硅中介層，而是采用具有多個布線層的 小型橋接芯片。作為首個2.5D嵌入式橋接解決方案，EMIB技術引領了行業(yè)的發(fā)展。與CoWoS相比，EMIB技術的主要優(yōu)勢在于避免了轉(zhuǎn)接板所帶來的生產(chǎn)費 用、工藝限制和尺寸約束的問題。從硅橋的設計角 度來看，通常其尺寸在2~8 mm，而芯片的厚度則低于75 μm，以確保與基板工藝的匹配，并實現(xiàn)高精度的布 線和對準。目前，Intel專注于開發(fā)4層布線結(jié)構，以滿足大多數(shù)I/O需求。盡管硅橋上的金屬布線線間距已 穩(wěn)定達到2 μm，進一步細化也是可行的，因為這些金屬布線是在成熟的硅后端工藝中制造的，但隨著布線寬度的減小，線電阻會顯著增加，線間電容也會發(fā)生 變化，這對信號完整性提出了更高的挑戰(zhàn)。因此，在進行硅橋走線設計時，需要進行詳細的架構設計和模擬，以確保最終產(chǎn)品的性能。此外，介電層材料的介電常數(shù)和高頻損耗也會對布線效果產(chǎn)生影響。因此，硅橋的設計工作完全不同于傳統(tǒng)硅芯片的設計，面臨很大挑戰(zhàn)，需要具備材料、封裝、工藝和信號完整性知識的資深工程師共同合作。目前Ansys正與英特爾代工合作，進行EMIB技術在熱、電源和機械可靠性方面的驗證，涉及先進制程節(jié)點和多種異構封裝平臺；Cadence已發(fā)布適用于Intel 18A的完整EMIB 2.5D封裝流程及設計IP；Siemens宣布將向英特爾代工客 戶提供EMIB參考流程，并推出針對Intel 16、3和18A節(jié)點的Solido模擬套件驗證；Synopsys為英特爾代工 的EMIB先進封裝技術提供AI驅(qū)動的多芯片參考流程，以加速多芯片產(chǎn)品的設計與開發(fā)。EMIB結(jié)構如圖3所示。

1.3 I-Cube

I-Cube是三星半導體推出的一種2.5D封裝技術， 通過在硅中介層上水平放置多個邏輯裸片（如CPU、GPU）和HBM裸片實現(xiàn)異構集成，使多個裸片在一個 封裝中像單個芯片一樣協(xié)同工作，I-Cube的典型結(jié)構 如 圖4所 示 。 三 星 分 別 于2018、2021年 發(fā) 布 了I-Cube2、I-Cube4，I-Cube4繼承了I-Cube2的技術，集成了4個HBM和1個邏輯裸片，旨在滿足高性能計算、人工智能、5G和云計算等領域的需求。三星通過優(yōu)化材料和厚度來控制中介層的翹曲和熱膨脹，并開發(fā)了無模具結(jié)構以提高生產(chǎn)效率和產(chǎn)品良率。百度昆侖處理器采用三星I-Cube2技術進行封裝，具有數(shù)千個內(nèi)核，可提供高達512 GB/s的內(nèi)存帶寬，可容納2個第二代高帶寬內(nèi)存（HBM2），封裝內(nèi)存總計16 GB。三 星正在研發(fā)更高版本的I-Cube6，以幫助百度等客戶更有效地設計產(chǎn)品。

2 2.5D封裝關鍵技術

通孔、微凸點與銅-銅直接鍵合、再布線層等。這些技術的結(jié)合使得不同功能模塊可以在同一封裝中高效協(xié)同工作，從而實現(xiàn)更高的集成度和更優(yōu)的性能。 芯粒技術允許設計者將復雜的系統(tǒng)分解為多個小型 化的功能單元，便于靈活組合和升級。硅中介層/橋接技術則提供了高帶寬的互連解決方案，確保各個芯片 之間的快速數(shù)據(jù)傳輸。此外，通孔和微凸點技術的應用進一步提升了封裝的電氣性能和熱管理能力。再布線層的設計則為信號的優(yōu)化傳輸提供了更多的靈活性，能夠有效減少信號延遲和干擾。這些關鍵技術的進步不僅推動了半導體行業(yè)的發(fā)展，也為高性能計 算、人工智能和物聯(lián)網(wǎng)等領域的應用提供了強有力的支持。

2.1芯粒

芯粒又稱“小芯片”，它是一類滿足特定功能的裸芯片，通過內(nèi)部互連技術實現(xiàn)多個模塊芯片與底層基礎芯片共同封裝，形成一個系統(tǒng)芯片。芯粒技術將原本設計復雜的一塊芯片，按照不同的計算單元或功能單元進行分解，每個單元選擇最適合的半導體制程工 藝分別制造，通過先進封裝技術將各個單元彼此互連，最終集成封裝為一個系統(tǒng)級芯片組。圖5展示了一種Chiplet（XD-HPFO）的結(jié)構與工藝。隨著芯片制程的演進，由于設計實現(xiàn)難度越來越高，設計流程變得更加復雜，芯片全流程設計成本大幅增加，摩爾定律日趨放緩。在此背景下，芯粒技術被業(yè)界寄予厚望，或?qū)牧硪粋€維度延續(xù)摩爾定律。

采用芯粒技術通常具有以下4個優(yōu)勢：（1）模塊 化設計，芯片可以拆分為特定模塊，使單個芯片更小， 并選擇合適的工藝，從而提高良率，減輕制造工藝的 限制，降低成本；（2）靈活性高，芯?？勺鳛楣潭K在不同產(chǎn)品中復用，加快芯片迭代速度并提升可擴展 性；（3）多核集成，芯粒能夠滿足高效能運算處理器的需求；（4）成本效益，相較于采用更先進的半導體工藝， 芯粒的綜合成本更低，收益更高。目前，芯粒技術在業(yè) 內(nèi)得到了廣泛關注，眾多知名公司如Intel、AMD和Marvell等積極布局相關技術，產(chǎn)業(yè)生態(tài)鏈也在不斷完善。2022年3月，Intel牽頭并聯(lián)合高通、ARM、臺積電、日月光、三星、微軟、谷歌云和Meta等9家公司， 共同制定了通用芯粒互連技術（UCIe）標準，實現(xiàn)了互 連接口的統(tǒng)一，顯著提升了芯粒技術的生態(tài)環(huán)境。在中國，芯粒產(chǎn)業(yè)聯(lián)盟（CCLL）于2020年9月16日在西安成立，成員包括西安市政府、交叉信息核心技術研究院、芯動科技和紫光存儲等單位。中國計算機互連 技術聯(lián)盟（CCITA）在工信部的支持下，也開展了芯粒標準的制定工作，包括《小芯片接口總線技術要求》，由中科院計算所、工信部電子四院及多家國內(nèi)芯片廠商共同參與。

2.2硅中介層/橋接、通孔

硅中介層/橋接是插在IC芯片和PCB之間的微電路板，它通過作為中間層的布線來物理連接芯片和電路板，硅中介層的典型結(jié)構如圖6所示。

通孔是對芯片表面進行研磨，鉆出數(shù)百個微孔， 并將垂直穿透孔的電極連接到頂部和底部芯片中的 先進封裝技術。根據(jù)中介層介質(zhì)的不同，通孔可分為 硅通孔、玻璃通孔（TGV）等。通孔技術讓連接線也可 在芯片中間，并不局限于芯片周圍，使內(nèi)部連接路徑 更短，使芯片間的信號傳輸通道更多、速度更快、效能 更佳，同時可達到高密度封裝，并可應用于異質(zhì)集成芯片堆疊。硅通孔結(jié)構如圖7所示，硅通孔的一端通過芯片背面直接與焊盤連接，另一端通過預留區(qū)與后布線層相連。

目前TSV存在2方面難點。一是通孔制造與芯片減薄難。從晶圓的正面蝕刻貫通孔或孔洞至一定深度 后進行絕緣處理，并沉積導電材料（通常為銅）以填充這些孔洞。在芯片制造完成后，從晶圓背面進行腐蝕， 以暴露貫通孔和沉積在背面的金屬，從而實現(xiàn)TSV互 連。在整個TSV工藝中，減薄和通孔制作這2個步驟對TSV工藝質(zhì)量至關重要，因此需要持續(xù)進行研究。 二是通孔的金屬化難。在當前的通孔金屬化技術中， 主要使用銅作為金屬導體。在芯片制造過程中，金屬導體層通常采用物理氣相沉積法（PVD）進行制備。然 而，與幾十納米的導線相比，若TSV也使用PVD進行金屬化，將會耗費大量時間，因此，TSV的金屬化通常采用電鍍的方法。硅基板由于本身的導電性較差，無法直接進行電沉積，因此在進行電鍍之前，首先需要 通過PVD沉積一層厚度為幾納米的電子層，以提高硅基板的導電性，隨后再進行電鍍處理。

TSV技術通過在晶圓中形成垂直互連通道，實現(xiàn)了高性能和低能耗的結(jié)合。Amkor在TSV技術領域具有顯著的優(yōu)勢，特別是在2.5D封裝應用中。Amkor開 發(fā)了多種后端技術平臺，支持TSV晶圓成品的制造和加工，包括臨時晶圓承載系統(tǒng)、晶圓減薄、背面金屬化等工藝。特別是Amkor的中段制程（MEOL）工具和工藝，如化學機械拋光（CMP）和銅互連布線層的形成， 確保了TSV互連的高效性和可靠性。通過這些技術，Amkor在2.5D TSV封裝中扮演了關鍵角色，滿足了客戶對高性能封裝的需求。

玻璃具有優(yōu)異的絕熱性，可用類似TSV鍍孔方式形成連接導孔，稱之為TGV，其結(jié)構如圖8所示，其 內(nèi)部填充的金屬（通常為銅）經(jīng)由中介層所鍍出的通 孔構成芯片和基板之間的電連接，達到芯片間的電氣互連作用，可有效提高系統(tǒng)的整合度與效能。玻璃中介層是近年來的研究熱點，可用于射頻元器件、光電 集成、MEMS器件等三維封裝領域。玻璃材料具有以下特性：（1）熱穩(wěn)定性好；（2）由于CTE可調(diào)，可根據(jù)具體產(chǎn)品的需要選擇不同類型的玻璃；（3）與硅相比，玻璃具有優(yōu)異的高頻電性能；（4）可形成高密度過孔和RDL；（5）玻璃為透明材料，便于加工過程中對其內(nèi)部結(jié)構的檢查和光學互連。

2.3微凸點與銅-銅直接鍵合

微凸點具有尺寸小、信號傳輸速率高等優(yōu)勢。微凸點尺寸演變?nèi)鐖D9所示，隨著凸點尺寸的減小，體積 效應導致物理化學反應對其的影響更加顯著，包括化學反應、金屬溶解、應力遷移等，這些因素對凸點長期 可靠性影響的研究將伴隨凸點尺寸的減小同步開展。 現(xiàn)階段急需開展相關的理論和試驗研究，明確其對應的失效機理，構建正確合理的可靠性物理模型，這對推動微凸點互連結(jié)構可靠性評價技術的發(fā)展具有重大意義。

混合鍵合又稱直接鍵合，是一種通過銅-銅金屬鍵合或二氧化硅-二氧化硅介質(zhì)層鍵合實現(xiàn)無凸點永久連接的芯片三維堆疊高密度互連技術。這項技術能 夠?qū)崿F(xiàn)極小間距的芯片焊盤互連，提供更高的互連密度、更簡化的電路設計、更大的帶寬、更低的電容和功耗?；旌湘I合技術在芯片制造行業(yè)的領先者如臺積電等公司中得到了廣泛應用，主要用于芯片的先進封裝環(huán)節(jié)。這項技術適用于2.5D CoWoS封裝，是芯片先進封裝中至關重要的技術之一?；旌湘I合結(jié)合了電氣連接和機械連接，顯著提升了芯片之間的互連密度、數(shù)據(jù)傳輸效率和整體能效。這項技術在AI芯片領域得到了廣泛應用，例如英偉達的Hopper和Blackwell系 列AI GPU。

銅-銅直接鍵合作為微電子封裝和新型2.5D/3D集成的關鍵技術，逐漸取代傳統(tǒng)的基于焊料的凸點鍵合。與傳統(tǒng)鍵合相比，銅-銅直接鍵合工藝更為簡單且具有成本效益。傳統(tǒng)焊料在高溫高濕環(huán)境下容易出現(xiàn) 界面氧化和熱疲勞失效，其電遷移壽命通常不足5×105h，限制了其在先進封裝中的應用。銅-銅直接鍵 合通過表面活化技術實現(xiàn)原子級連接，無須焊料，具有更低的界面電阻和更長的電遷移壽命（>1×106h）， 同時顯著降低熱機械應力（減少超過30%）。這種技術不僅提升了互連的可靠性，還為高密度、高性能的封裝（如2.5D/3D IC）提供了重要支持。因此，開發(fā)銅-銅直接鍵合工藝、優(yōu)化界面氧化抑制方法（如原子層沉 積）以及提升鍵合良率，已成為推動先進封裝技術進步的核心研究方向。

2.4再布線層

再布線層是在小型和大型電路板之間放置一個額外的金屬層以整合兩者的先進封裝技術，因其生產(chǎn)率高、成本低、可靠性好、芯片間通信延遲低等特點廣受歡迎。再布線層起到XY平面電氣延伸及互連的作用，可以提升芯片功能密度，有效縮短互連長度。臺 積電等公司產(chǎn)品均使用RDL，臺積電的RDL工藝支 持高密度互連，其RDL設計通常采用多層金屬結(jié)構， 以適應不同芯片的布局和互連需求，CoWoS-R所用RDL結(jié)構如圖10所示。由于銅與硅的熱膨脹系數(shù)差距大，升溫過程中銅會脹出，銅布線層及鈍化層受到向外推力，鈍化層易開裂，再布線層互連銅線的可靠 性對于評估斷裂風險非常重要。

半導體設備制造商Manz集團針對RDL增層工藝搭配有機材料和玻璃基板的應用，已向多家國際大 廠交付了300 mm、510 mm、600 mm及700 mm等不 同尺寸的板級封裝RDL量產(chǎn)線，涵蓋洗凈、顯影、蝕刻、剝膜、電鍍及自動化設備，其RDL工藝流程如圖11所示。

3 2.5D封裝技術的最新研究成果

3.1硅中介層/橋接、通孔方面

ZHANG等采用深硅蝕刻、襯墊沉積等工藝制作硅通孔并對襯墊厚度進行研究，利用硅中介層與硅通孔實現(xiàn)異構2.5D集成 。ZHANG等 認 為 ，TSI（Through Silicon Interposer）具有2.5D集成優(yōu)勢，但要將這項技術用于下一代半導體器件的大批量生產(chǎn) 需要克服制造成本、工藝可重復性、翹曲、熱量積累等問題。NAM等研究了大尺寸2.5D基板上模塑中介層（MIoS）封裝的封裝翹曲和可靠性，使用能減 少組件間熱膨脹系數(shù)（CTE）不匹配的材料使結(jié)構穩(wěn) 定，通過實驗驗證了各因素在室溫和高溫下對翹曲的影響。

3.2微凸點與熱、機械可靠性方面

LAN等進行了2.5D封裝微凸點互連失效研究，采用有限元法（FEM）分析回流降溫過程中的2.5D微凸點失效。實驗結(jié)果表明，在微凸點組成的2.5D封裝中，斷裂僅發(fā)生在外角。隨著Cu2O厚度的增加，斷裂更加明顯，2.5D封裝和微凸塊的有限元模型圖12所示。LEE等使用熱壓鍵合和Cu/Ni/SnAg微凸點進 行3D集成電路封裝可靠性設計，通過有限元分析模 擬了封裝結(jié)構的翹曲和應變行為，并與實驗結(jié)果進行 了比較，使用克里金模型對壓縮力、頂部芯片的厚度 和微凸點的位置響應進行了參數(shù)化建模。MURAI等設計并制作了2.5D封裝基板，通過熱壓鍵合將芯片鍵 合到硅中介層上，使用毛細底部填充膠（CUF）填充芯 片與中介層之間的間隙，經(jīng)環(huán)氧模塑化合物壓縮成 型，通過半加成法（SAP）工藝形成凸塊，通過回流將中 介層與2.5D封裝基板結(jié)合，再次使用CUF填充中介 層與基板的間隙，連接加強筋和安裝焊球后，2.5D封裝 成功鍵合到主板上，并通過了500次溫度循環(huán)測試。孫戈輝等對Weibull分布2.5D封裝進行了熱疲勞可靠性研究，進行了多芯片硅基集成封裝互連界面溫度循 環(huán)加速實驗，制定了2.5D封裝可靠性指標評估和失效測試方案。呂曉瑞等對2.5D封裝熱阻測試進行了研 究，發(fā)現(xiàn)芯片熱點分布對封裝熱阻影響顯著，通過將 實際熱測試的結(jié)構函數(shù)導入Flotherm熱仿真軟件，成功進行了仿真模型參數(shù)的擬合和校準，結(jié)構函數(shù)的擬合度超過90%，采用熱阻矩陣法分析多芯片封裝的熱 耦合疊加效應，實現(xiàn)了多熱源封裝的熱阻等效表征， 仿真結(jié)果與測試值之間的偏差不超過8.5%。紐約州立大學SHAO等研究了2.5D封裝板級熱機械可靠性， 對其幾何尺寸、材料參數(shù)等進行了研究，研究結(jié)果表 明2.5D FPGA封裝的最大結(jié)溫取決于應用場景和工作環(huán)境，而最大結(jié)溫對可靠性有較大影響。

3.3再布線層

YIN等研究了后芯片工藝的基板上扇出芯片 （FoCoS-CL），構建了大尺寸FoCoS-CL有限元模型， 分析了D2D間隙翹曲、應力以及斷裂風險，優(yōu)化了RDL結(jié)構。在FoCoS-CL中，ASIC芯片和HBM芯片 之間的底部填充應力性能在D2D間隙較大時表現(xiàn)更 好，RDL互連銅線應力結(jié)果相反。采用聚酰亞胺后，RDL-1應力得到改善，但底部填充應力并未受到影響。WU等提出了基于機器學習的2.5D/3D先進封裝RDL建模與熱機械仿真方法。GAO等進行了基于TSV的2.5D封裝的RDL和微凸點的設計，可以縮短設計周期、節(jié)約生產(chǎn)成本。

4結(jié)論及展望

2.5D封裝具有多芯片集成及高密度的特點，通過 硅/玻璃中介層實現(xiàn)多芯片異構集成，其互連密度較傳統(tǒng)封裝提升10倍以上，同時可將AI芯片與HBM的通信延遲降低30%。根據(jù)國際半導體技術路線圖 （IRDS 2023），2025年后先進封裝對系統(tǒng)性能的貢獻 率將超過50%，成為“后摩爾時代”的核心技術路徑， 具有極大的發(fā)展前景。本文介紹了2.5D封裝主要結(jié)構 特點以及關鍵技術，總結(jié)了再布線層、硅通孔、微凸點、 銅-銅直接鍵合等方面的最新研究成果。

未來，2.5D封裝技術的關鍵研究方向在以下幾方 面。首先是可靠性和良率提升，當前2.5D封裝存在材料CTE不匹配的問題，熱循環(huán)易產(chǎn)生較大的熱應力， 芯片連接處產(chǎn)生裂紋從而發(fā)生失效，CTE不匹配的問題有待解決；另外還需芯片系統(tǒng)的熱管理創(chuàng)新，2.5D封裝常見的失效原因是動態(tài)熱梯度引發(fā)的熱應力集 中，可引入原子層沉積技術，抑制界面氧化現(xiàn)象并有 效控制微裂紋密度；2.5D封裝量產(chǎn)良率普遍低于80%，亟待通過工藝參數(shù)的精細優(yōu)化以及AI驅(qū)動的先 進缺陷檢測技術實現(xiàn)技術層面的優(yōu)化升級。其次在2.5D封裝材料與工藝領域，采用可規(guī)?；a(chǎn)的玻璃基板等低成本中介層并結(jié)合混合鍵合技術以實現(xiàn)高 互連密度，從而替代傳統(tǒng)微凸點，但在此過程中，共面性誤差與長期可靠性問題必須妥善解決。最后在跨學科協(xié)同設計方面，結(jié)合機器學習與有限元分析，對RDL布線拓撲與TSV布局展開優(yōu)化，深入開展多物理場仿真研究；并通過標準化與生態(tài)構建，進一步降低異構集成設計成本，推動2.5D封裝技術突破現(xiàn)有的 技術瓶頸，使其在先進封裝領域得到更全面的發(fā)展應用。

來源：半導體封裝工程師之家