高性能時(shí)鐘分配利器：LTC6953深度解析

在電子設(shè)計(jì)領(lǐng)域，時(shí)鐘分配對(duì)于系統(tǒng)的穩(wěn)定運(yùn)行和性能表現(xiàn)至關(guān)重要。今天，我們就來(lái)深入探討一款高性能的時(shí)鐘分配芯片——LTC6953。

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一、產(chǎn)品概述

LTC6953是一款高性能、超低抖動(dòng)的JESD204B/C時(shí)鐘分配IC。它擁有十一個(gè)輸出，這些輸出可以靈活配置，既可以作為多達(dá)五對(duì)JESD204B/C子類1設(shè)備時(shí)鐘/SYSREF對(duì)，再加上一個(gè)通用輸出；也能作為十一個(gè)通用時(shí)鐘輸出，適用于非JESD204B/C的應(yīng)用場(chǎng)景。

1.1 關(guān)鍵特性

• 超低抖動(dòng)：在4.5GHz時(shí)，積分帶寬為12kHz至20MHz的情況下，附加輸出抖動(dòng)小于6fs RMS；采用ADC SNR方法測(cè)量時(shí)，附加輸出抖動(dòng)為65fs RMS。如此低的抖動(dòng)性能，能有效保證時(shí)鐘信號(hào)的穩(wěn)定性和準(zhǔn)確性，減少信號(hào)失真，提高系統(tǒng)的整體性能。
• 同步功能強(qiáng)大：支持EZSync?和ParallelSync?多芯片同步協(xié)議，方便實(shí)現(xiàn)多個(gè)芯片之間的時(shí)鐘同步，確保系統(tǒng)中各個(gè)模塊的時(shí)鐘信號(hào)保持一致，避免因時(shí)鐘不同步而導(dǎo)致的數(shù)據(jù)傳輸錯(cuò)誤或系統(tǒng)故障。
• 輸出靈活：十一個(gè)獨(dú)立的低噪聲輸出，每個(gè)輸出都具備可編程的粗?jǐn)?shù)字延遲和精細(xì)模擬延遲功能。用戶可以根據(jù)實(shí)際需求，對(duì)每個(gè)輸出的頻率和相位進(jìn)行精確調(diào)整，以滿足不同設(shè)備的時(shí)鐘要求。同時(shí)，這些輸出既可以作為設(shè)備時(shí)鐘，也可以作為SYSREF信號(hào)，大大增強(qiáng)了芯片的通用性。
• 軟件支持：提供LTC6952Wizard軟件設(shè)計(jì)工具，幫助工程師更方便地進(jìn)行芯片配置和參數(shù)設(shè)置，提高設(shè)計(jì)效率。
• 寬溫度范圍：工作結(jié)溫范圍為 -40°C至125°C，能夠適應(yīng)各種惡劣的工作環(huán)境，保證芯片在不同溫度條件下的穩(wěn)定運(yùn)行。

1.2 應(yīng)用領(lǐng)域

• 高性能數(shù)據(jù)轉(zhuǎn)換器時(shí)鐘：在數(shù)據(jù)采集和處理系統(tǒng)中，為ADC和DAC提供精確的時(shí)鐘信號(hào)，確保數(shù)據(jù)轉(zhuǎn)換的準(zhǔn)確性和高速性。
• 無(wú)線基礎(chǔ)設(shè)施：用于無(wú)線通信基站等設(shè)備，為射頻模塊提供穩(wěn)定的時(shí)鐘源，保證信號(hào)的準(zhǔn)確傳輸和接收。
• 測(cè)試和測(cè)量：在測(cè)試儀器中，提供高精度的時(shí)鐘信號(hào)，確保測(cè)量結(jié)果的準(zhǔn)確性和可靠性。

二、技術(shù)細(xì)節(jié)剖析

2.1 輸入緩沖

LTC6953的輸入緩沖提供了靈活的接口，可連接差分或單端頻率源。輸入為自偏置，對(duì)于使用外部VCO/VCXO/VCSOs的應(yīng)用，建議采用交流耦合方式；同時(shí)，輸入也可以由LVPECL、CML或其他符合輸入指定共模范圍的驅(qū)動(dòng)器進(jìn)行直流耦合驅(qū)動(dòng)。輸入緩沖的最大輸入頻率為4.5GHz，最大幅度為1.6VP - P，并且要求輸入信號(hào)低噪聲，擺率至少為100V/μs。當(dāng)輸入擺率小于2V/ns時(shí)，啟用輸入緩沖內(nèi)的內(nèi)部寬帶噪聲濾波電路（通過(guò)設(shè)置串行端口寄存器h02中的配置位FILTV）可以獲得更好的相位噪聲性能；但當(dāng)輸入擺率大于2V/ns時(shí)，設(shè)置FILTV = 1會(huì)降低整體PLL相位噪聲性能。

2.2 輸出分頻器

十一個(gè)獨(dú)立且相同的輸出分頻器直接由輸入緩沖驅(qū)動(dòng)，通過(guò)將輸入頻率 (f{IN}) 除以分頻值 (Mx)，產(chǎn)生占空比為50%的輸出信號(hào)，頻率為 (f{OUTx})。 (Mx) 的值由MPx[4:0]和MDx[2:0]位通過(guò)公式 (Mx = (MPx + 1) cdot 2^{MDx}) 設(shè)定。為保證正常運(yùn)行，當(dāng) (Mx) 小于或等于32時(shí)，MDx必須為0。此外，通過(guò)調(diào)整對(duì)應(yīng)的PDx[1:0]位，可以對(duì)任意分頻器進(jìn)行靜音或斷電操作，以節(jié)省電流。

2.3 數(shù)字和模擬輸出延遲

• 數(shù)字輸出延遲（DDEL0 - DDEL10）：每個(gè)輸出分頻器可以在同步事件后，將輸出的起始時(shí)間延遲整數(shù)倍的輸入周期的1/2。數(shù)字延遲值被編程到DDELx[11:0]位中，取值范圍為0到4095。只有當(dāng)同步位SRQENx設(shè)置為“1”時(shí)，數(shù)字延遲才會(huì)啟用，并且任何對(duì)輸出數(shù)字延遲的更改都要在同步后才會(huì)生效。數(shù)字延遲不會(huì)降低時(shí)鐘抖動(dòng)性能，在需要精確控制輸出相位的應(yīng)用中非常有用。
• 模擬輸出延遲（ADEL0 - ADEL10）：每個(gè)輸出都具有精細(xì)的模擬延遲功能，通過(guò)ADELx[5:0]位可以小步長(zhǎng)地進(jìn)一步調(diào)整輸出延遲時(shí)間（tADELX）。對(duì)于輸出頻率小于300MHz的情況，絕對(duì)時(shí)間延遲范圍為0到1.1ns；高于300MHz時(shí)，時(shí)間延遲與頻率相關(guān)，ADELx的有效范圍會(huì)根據(jù)輸出頻率范圍相應(yīng)減小。需要注意的是，在設(shè)備時(shí)鐘上使用模擬延遲會(huì)降低抖動(dòng)性能，因此應(yīng)盡量使用數(shù)字延遲；模擬延遲在調(diào)整SYSREF與設(shè)備時(shí)鐘的建立和保持時(shí)間方面非常有效。

2.4 輸出同步和SYSREF生成

LTC6953具備強(qiáng)大的同步和SYSREF生成功能。同步和SYSREF請(qǐng)求可以通過(guò)軟件信號(hào)（寄存器h0B中的位SSRQ）或EZS_SRQ±引腳的電壓信號(hào)來(lái)實(shí)現(xiàn)。同步的目的是將單個(gè)或多個(gè)LTC6953（或其他兼容的ADI時(shí)鐘部件）的所有輸出分頻器調(diào)整到已知的相位關(guān)系。在初始上電、上電復(fù)位（POR）或更改輸出分頻值后，輸出需要進(jìn)行同步。同步時(shí)，將寄存器h0B中的SRQMD位設(shè)置為“0”，通過(guò)將EZS_SRQ輸入驅(qū)動(dòng)到高電平或向SSRQ位寫(xiě)入“1”來(lái)啟動(dòng)同步。對(duì)于SRQENx位設(shè)置為“1”的輸出，輸出分頻器將在內(nèi)部定時(shí)延遲大于100μs后停止運(yùn)行并返回邏輯“0”狀態(tài)，EZS_SRQ輸入狀態(tài)或SSRQ位必須保持高電平至少1ms。當(dāng)EZS_SRQ輸入驅(qū)動(dòng)回低電平或向SSRQ位寫(xiě)入“0”時(shí)，同步的內(nèi)部分頻器將在初始延遲后啟動(dòng)，具有DDELx ≠ 0的輸出將額外延遲DDELx/2個(gè)輸入周期。

SYSREF生成方面，LTC6953支持JESD204B/C規(guī)范中描述的三種不同的SYSREF生成方法：自由運(yùn)行、由SYSREF請(qǐng)求信號(hào)門控開(kāi)/關(guān)、在SYSREF請(qǐng)求信號(hào)上升沿后輸出一、二、四或八個(gè)SYSREF脈沖。這些模式由每個(gè)輸出的可編程MODEx位定義。要生成SYSREF脈沖，必須將SRQMD位設(shè)置為“1”，并且MPx必須大于0。

2.5 多芯片同步和SYSREF生成

對(duì)于需要超過(guò)十一個(gè)時(shí)鐘輸出的應(yīng)用，LTC6953和其配套芯片LTC6952支持兩種多芯片同步和SYSREF生成方法：EZSync多芯片和ParallelSync。同步配置由EZMD和PARSYNC位（僅在LTC6952上）確定。

• EZSync多芯片：兼容設(shè)備級(jí)聯(lián)在一起，控制器設(shè)備的時(shí)鐘輸出驅(qū)動(dòng)一到十一個(gè)跟隨器設(shè)備的輸入。該協(xié)議由于對(duì)SYNC信號(hào)的時(shí)序約束寬松，便于所有設(shè)備的同步。在JESD204B/C應(yīng)用中，可能需要對(duì)SYSREF請(qǐng)求進(jìn)行重新定時(shí)，以確保所有跟隨器的SYSREF信號(hào)同時(shí)啟動(dòng)和停止。
• ParallelSync：多個(gè)ParallelSync兼容設(shè)備與共享的分布式REF信號(hào)并聯(lián)連接。并行連接的優(yōu)點(diǎn)是抖動(dòng)性能更好，因?yàn)闀r(shí)鐘信號(hào)不會(huì)通過(guò)兩個(gè)或多個(gè)級(jí)聯(lián)設(shè)備傳播。但同步需要更嚴(yán)格地控制SYNC和SYSREF請(qǐng)求（SRQ）信號(hào)的時(shí)序，以確保所有連接設(shè)備的SYNC/SRQ邊緣落在同一REF周期內(nèi)。

2.6 串行端口

SPI兼容的串行端口提供控制和監(jiān)控功能，可配置的狀態(tài)輸出STAT提供額外的即時(shí)監(jiān)控。通信序列由CS、SCLK、SDI和SDO組成，數(shù)據(jù)傳輸時(shí)，串行總線主設(shè)備先將 (overline{CS}) 拉低以啟用LTC6953的端口，輸入數(shù)據(jù)在SCLK的上升沿被時(shí)鐘同步，所有傳輸均為MSB優(yōu)先，通信突發(fā)在串行總線主設(shè)備將CS拉高時(shí)終止。數(shù)據(jù)讀取通過(guò)SDO進(jìn)行，SDO在CS為高電平或未從芯片讀取數(shù)據(jù)時(shí)為三態(tài)（Hi - Z）。

三、應(yīng)用設(shè)計(jì)實(shí)例

3.1 JESD204B/C EZSync獨(dú)立設(shè)計(jì)實(shí)例

假設(shè)一個(gè)系統(tǒng)包含兩個(gè)JESD204B/C模數(shù)轉(zhuǎn)換器（ADC）、兩個(gè)JESD204B/C數(shù)模轉(zhuǎn)換器（DAC）和一個(gè)JESD204B/C兼容的FPGA。所有數(shù)據(jù)轉(zhuǎn)換器和FPGA都需要JESD204B/C子類1設(shè)備時(shí)鐘和SYSREF，F(xiàn)PGA還需要一個(gè)額外的管理時(shí)鐘，且ADC需要總RMS抖動(dòng)小于100fs的低噪聲時(shí)鐘?？偣灿惺粋€(gè)獨(dú)立信號(hào)需要生成，輸入頻率為4000MHz。 設(shè)計(jì)步驟如下：

1. 確定輸出模式：根據(jù)每個(gè)輸出的用途，使用MODEx位將輸出編程為時(shí)鐘、SYSREF或SYNC/SRQ直通輸出，同時(shí)通過(guò)SRQENx位控制輸出是否忽略SYNC和SYSREF請(qǐng)求。
2. 確定輸出分頻器值：根據(jù)所需的輸出頻率，使用公式 (f{OUTx}=frac{f{IN}}{Mx}) 計(jì)算輸出分頻器值 (Mx)。
3. 確定輸出數(shù)字延遲值：通過(guò)延遲所有JESD204B/C設(shè)備時(shí)鐘半個(gè)最慢JESD204B/C設(shè)備時(shí)鐘周期，確定所需的SYSREF有效時(shí)鐘邊緣，然后為每個(gè)設(shè)備時(shí)鐘/SYSREF對(duì)計(jì)算SYSREF延遲。
4. 編程IC：根據(jù)計(jì)算得到的輸出分頻器值、輸出延遲和其他設(shè)置，對(duì)LTC6953的寄存器進(jìn)行編程。
5. 同步輸出：通過(guò)設(shè)置SSRQ位為“1”并保持EZS_SRQ±引腳低電平來(lái)啟動(dòng)同步，等待至少1ms后將SSRQ設(shè)置為“0”，完成同步。
6. 低功耗模式（可選）：將SYSREF輸出設(shè)置為低功耗模式，直到下一個(gè)SYSREF請(qǐng)求。
7. SYSREF請(qǐng)求：將SRQMD設(shè)置為“1”，將SYSREF輸出PDx位寫(xiě)為“0”以退出低功耗模式，等待50μs后發(fā)送SYSREF請(qǐng)求，等待至少1ms后將SSRQ設(shè)置為“0”。
8. 返回低功耗模式（可選）：將SRQMD設(shè)置為“0”，將SYSREF輸出PDx位設(shè)置為“2”，以節(jié)省功耗。

3.2 JESD204B/C EZSync多芯片設(shè)計(jì)實(shí)例

當(dāng)系統(tǒng)包含四個(gè)JESD204B/C ADC、四個(gè)JESD204B/C DAC和一個(gè)JESD204B/C兼容的FPGA時(shí)，總共需要生成十九個(gè)獨(dú)立信號(hào)。根據(jù)系統(tǒng)要求和流程圖，選擇使用EZSync多芯片協(xié)議和請(qǐng)求直通拓?fù)?，使用一個(gè)控制器和一個(gè)跟隨器芯片。 設(shè)計(jì)步驟與獨(dú)立設(shè)計(jì)實(shí)例類似，但在確定輸出數(shù)字延遲值時(shí)，需要考慮控制器輸出與跟隨器輸出之間的延遲偏移。此外，在同步過(guò)程中，需要通過(guò)控制器的SSRQ位或EZS_SRQ±引腳來(lái)啟動(dòng)同步。

3.3 JESD204B/C ParallelSync設(shè)計(jì)實(shí)例

對(duì)于包含八個(gè)JESD204B/C ADC和一個(gè)JESD204B/C兼容的FPGA的系統(tǒng)，需要生成十九個(gè)獨(dú)立信號(hào)。根據(jù)系統(tǒng)要求，選擇使用ParallelSync多芯片協(xié)議和LTC6953參考分配拓?fù)?，使用一個(gè)LTC6953作為參考分配芯片，兩個(gè)LTC6952并聯(lián)生成時(shí)鐘。由于大部分設(shè)計(jì)工作涉及LTC6952，具體編程可參考LTC6952的數(shù)據(jù)手冊(cè)。

四、PCB布局和電源旁路指南

在進(jìn)行PCB布局時(shí)，必須注意最小化電源去耦和接地電感。所有電源 (V^{+}) 引腳應(yīng)使用0.01μF或0.1μF的陶瓷電容直接旁路到接地平面，且盡可能靠近引腳。所有接地連接（包括電源去耦電容）應(yīng)使用多個(gè)過(guò)孔連接到接地平面。芯片封裝的暴露焊盤是接地連接，必須直接焊接到PCB焊盤，PCB焊盤圖案應(yīng)具有多個(gè)熱過(guò)孔連接到接地平面，以實(shí)現(xiàn)低接地電感和低熱阻。

五、總結(jié)

LTC6953以其超低抖動(dòng)、強(qiáng)大的同步功能和靈活的輸出配置，成為高性能時(shí)鐘分配的理想選擇。無(wú)論是在高性能數(shù)據(jù)轉(zhuǎn)換器、無(wú)線基礎(chǔ)設(shè)施還是測(cè)試和測(cè)量等領(lǐng)域，都能發(fā)揮重要作用。通過(guò)合理的設(shè)計(jì)和配置，結(jié)合其豐富的功能特性，工程師可以實(shí)現(xiàn)穩(wěn)定、高效的時(shí)鐘分配解決方案。同時(shí)，在實(shí)際應(yīng)用中，要充分考慮PCB布局和電源旁路等因素，以確保芯片的性能得到充分發(fā)揮。你在使用LTC6953的過(guò)程中遇到過(guò)哪些挑戰(zhàn)呢？歡迎在評(píng)論區(qū)分享你的經(jīng)驗(yàn)和見(jiàn)解。