AD9642：高性能14位ADC的設計與應用解析

在當今的電子設計領域，高性能的模擬 - 數(shù)字轉換器（ADC）是實現(xiàn)精確信號處理和數(shù)據采集的關鍵組件。AD9642作為一款14位的ADC，以其卓越的性能和豐富的特性，在通信、超聲設備等眾多領域得到了廣泛應用。本文將深入剖析AD9642的特性、性能指標、工作原理以及設計應用中的要點。

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一、AD9642概述

AD9642是一款14位的ADC，具備高達250 MSPS的采樣速度，專為通信應用而設計，旨在滿足低成本、小尺寸、寬帶寬和多功能的需求。它采用32引腳的LFCSP封裝，工作溫度范圍為 - 40°C至 + 85°C，并且受到美國專利的保護。

1.1 關鍵特性

• 高性能指標：在185 MHz輸入信號和250 MSPS采樣率下，信噪比（SNR）可達71.0 dBFS，無雜散動態(tài)范圍（SFDR）為83 dBc；在200 MHz、 - 1 dBFS輸入信號和250 MSPS采樣率下，輸入噪聲為 - 152.0 dBFS/Hz。
• 低功耗設計：在250 MSPS采樣率和1.8 V電源電壓下，總功耗僅為390 mW。
• 靈活的輸入輸出：提供LVDS（ANSI - 644標準）輸出，具有1至8的整數(shù)輸入時鐘分頻器（最大輸入625 MHz），采樣率最高可達250 MSPS；模擬輸入范圍靈活，為1.4 V p - p至2.0 V p - p（標稱1.75 V p - p）。
• 其他特性：集成ADC電壓參考，具備時鐘占空比穩(wěn)定器，支持串口控制和節(jié)能掉電模式。

1.2 應用領域

AD9642的應用范圍廣泛，涵蓋了通信領域的多樣性無線電系統(tǒng)、多模式數(shù)字接收機（如3G、TD - SCDMA、WiMAX、WCDMA、CDMA2000、GSM、EDGE、LTE等）、I/Q解調系統(tǒng)、智能天線系統(tǒng)，以及通用軟件無線電、超聲設備和寬帶數(shù)據應用等。

二、性能指標分析

2.1 DC指標

ADC的直流指標包括分辨率、精度、失調誤差、增益誤差、微分非線性（DNL）、積分非線性（INL）等。AD9642的分辨率為14位，保證無失碼。失調誤差和增益誤差在不同型號（AD9642 - 170、AD9642 - 210、AD9642 - 250）和溫度范圍內有不同的指標，例如在全溫度范圍內，AD9642 - 250的失調誤差最大為±10 mV，增益誤差為 + 3/ - 7 %FSR。

2.2 AC指標

交流指標主要關注信號處理的動態(tài)性能，如信噪比（SNR）、信噪失真比（SINAD）、有效位數(shù)（ENOB）、二次或三次諧波、無雜散動態(tài)范圍（SFDR）等。以AD9642 - 250為例，在25°C、輸入頻率為185 MHz時，SNR為71.4 dBFS，SFDR為86 dBc。

2.3 數(shù)字指標

數(shù)字指標涉及時鐘輸入、邏輯輸入和數(shù)字輸出等方面。時鐘輸入支持CMOS、LVDS、LVPECL等多種邏輯電平，內部共模偏置為0.9 V；邏輯輸入和輸出具有特定的電壓、電流和電阻等參數(shù)要求。

2.4 開關指標

開關指標包括時鐘輸入參數(shù)（如輸入時鐘速率、轉換速率、時鐘周期、脈沖寬度等）和數(shù)據輸出參數(shù)（如數(shù)據傳播延遲、DCO傳播延遲、DCO - 數(shù)據偏斜、流水線延遲等）。AD9642的轉換速率最高可達250 MSPS，流水線延遲為10個周期。

三、工作原理

3.1 ADC架構

AD9642采用多級、差分流水線架構，集成了輸出誤差校正邏輯。前端為采樣保持電路，后續(xù)是流水線式開關電容ADC。每個階段的量化輸出在數(shù)字校正邏輯中組合成最終的14位結果。流水線架構允許第一級處理新的輸入樣本，其余階段處理先前的樣本，采樣發(fā)生在時鐘的上升沿。

3.2 模擬輸入

模擬輸入是一個差分開關電容電路，設計用于處理差分輸入信號以實現(xiàn)最佳性能。時鐘信號將輸入在采樣模式和保持模式之間切換，輸入切換到采樣模式時，信號源需能夠在半個時鐘周期內對采樣電容充電并穩(wěn)定。在輸入串聯(lián)一個小電阻可減少驅動源輸出級所需的峰值瞬態(tài)電流，跨接輸入放置一個并聯(lián)電容可提供動態(tài)充電電流。

3.3 電壓參考

AD9642內置穩(wěn)定且精確的電壓參考，可通過SPI調整參考電壓來調節(jié)滿量程輸入范圍，ADC的輸入跨度與參考電壓變化呈線性關系。

3.4 時鐘輸入

為實現(xiàn)最佳性能，AD9642的采樣時鐘輸入CLK + 和CLK - 應采用差分信號。時鐘輸入結構靈活，可接受CMOS、LVDS、LVPECL或正弦波信號。輸入時鐘分頻器可將輸入時鐘整數(shù)分頻1至8倍，默認啟用占空比穩(wěn)定器（DCS），可提供標稱50%占空比的內部時鐘信號，減少時鐘占空比對性能的影響。但輸入時鐘上升沿的抖動仍需重點關注，在IF欠采樣應用中，抖動對性能的影響更為明顯。

3.5 功耗與待機模式

AD9642的功耗與采樣率成正比。通過設置內部掉電模式位，可將其置于掉電模式或待機模式。掉電模式下，ADC典型功耗為2.5 mW，輸出驅動器處于高阻態(tài)；待機模式可在需要更快喚醒時間時保持內部參考電路供電。

3.6 數(shù)字輸出

數(shù)字輸出驅動器可配置為ANSI LVDS或降低擺幅LVDS，數(shù)據格式可通過SPI控制選擇偏移二進制、二進制補碼或格雷碼。數(shù)字輸出具有三態(tài)功能，可通過SPI接口啟用。數(shù)據輸出有10個輸入采樣時鐘周期的流水線延遲，數(shù)據在時鐘信號上升沿后一個傳播延遲（tPD）可用。

四、SPI接口

AD9642的SPI接口允許用戶通過ADC內部的結構化寄存器空間配置轉換器的特定功能或操作。SPI接口由SCLK、SDIO和CSB三個引腳定義，SCLK用于同步讀寫數(shù)據，SDIO是雙向引腳，CSB是低電平有效控制引腳。通過SPI可訪問的功能包括設置掉電或待機模式、訪問DCS、數(shù)字調整轉換器偏移、設置測試模式、設置輸出模式和相位、調整輸出延遲、設置參考電壓以及啟用同步功能等。

五、設計應用要點

5.1 電源和接地

建議使用兩個獨立的1.8 V電源，一個用于模擬（AVDD），一個用于數(shù)字輸出（DRVDD）。在PCB板級，應使用多個不同的去耦電容覆蓋高低頻，且電容應靠近電源入口和芯片引腳，以減少走線長度。使用單個PCB接地平面，通過適當?shù)娜ヱ詈秃侠淼腜CB分區(qū)，可輕松實現(xiàn)最佳性能。

5.2 暴露焊盤熱散熱片

ADC底部的暴露焊盤必須連接到模擬地（AGND），以實現(xiàn)最佳的電氣和熱性能。PCB上應使用連續(xù)的、無阻焊層的銅平面與AD9642的暴露焊盤（引腳0）匹配，并通過多個過孔實現(xiàn)最低的電阻熱路徑，過孔應填充或用非導電環(huán)氧樹脂堵塞。

5.3 VCM引腳

VCM引腳應通過一個0.1 μF的電容接地，以提供穩(wěn)定的共模電壓。

5.4 SPI端口

在需要轉換器全動態(tài)性能的時期，SPI端口不應處于活動狀態(tài)。由于SCLK、CSB和SDIO信號通常與ADC時鐘異步，這些信號的噪聲可能會降低轉換器性能。如果板載SPI總線用于其他設備，可能需要在該總線和AD9642之間提供緩沖器，以防止這些信號在關鍵采樣期間在轉換器輸入引腳處轉換。

六、總結

AD9642作為一款高性能的14位ADC，憑借其出色的性能指標、靈活的功能特性和廣泛的應用范圍，為電子工程師在設計高性能信號處理和數(shù)據采集系統(tǒng)時提供了一個優(yōu)秀的選擇。在實際應用中，工程師需要深入理解其工作原理和設計要點，合理進行電路設計和布局，以充分發(fā)揮AD9642的性能優(yōu)勢。你在使用AD9642或其他類似ADC時，遇到過哪些挑戰(zhàn)呢？歡迎在評論區(qū)分享你的經驗和見解。