AD9644：高性能14位ADC的深度剖析與設(shè)計指南

在電子設(shè)計領(lǐng)域，高性能的模數(shù)轉(zhuǎn)換器（ADC）對于實現(xiàn)精確的數(shù)據(jù)采集和處理至關(guān)重要。AD9644作為一款14位、80 MSPS/155 MSPS的雙路ADC，憑借其出色的性能和豐富的特性，在通信、超聲設(shè)備等眾多領(lǐng)域得到了廣泛應用。今天，我們就來深入了解一下這款ADC的特點、性能以及設(shè)計要點。

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一、產(chǎn)品概述

AD9644是一款雙路14位ADC，具備高速串行輸出接口，采樣速度可達80 MSPS或155 MSPS。它專為通信應用而設(shè)計，旨在滿足高性能、低成本、小尺寸和多功能的需求。其JESD204A高速串行接口減少了電路板布線要求，降低了接收設(shè)備的引腳數(shù)量。

1.1 主要特性

• 出色的信號性能：在70 MHz、80 MSPS條件下，SNR可達73.7 dBFS；在70 MHz、155 MSPS條件下，SNR為71.7 dBFS。SFDR在70 MHz、80 MSPS和155 MSPS時均為92 dBc。
• 低功耗設(shè)計：80 MSPS時功耗為423 mW，155 MSPS時功耗為567 mW。
• 靈活的輸入配置：支持1.4 V p-p至2.1 V p-p的靈活模擬輸入范圍，內(nèi)置可編程電壓參考。
• 時鐘靈活性：具備整數(shù)1 - 8輸入時鐘分頻器，IF采樣頻率可達250 MHz。
• 豐富的功能特性：擁有ADC時鐘占空比穩(wěn)定器、串行端口控制、用戶可配置的內(nèi)置自測試（BIST）功能以及節(jié)能的掉電模式。

二、性能參數(shù)分析

2.1 DC參數(shù)

ADC的DC參數(shù)包括分辨率、精度、匹配特性等。AD9644的分辨率為14位，保證無失碼，偏移誤差和增益誤差在規(guī)定范圍內(nèi)。輸入跨度為1.383 - 2.087 V p-p，輸入電容和電阻分別為7 pF和20 kΩ。電源電壓AVDD和DRVDD均為1.7 - 1.9 V。

2.2 AC參數(shù)

在AC性能方面，AD9644在不同輸入頻率下表現(xiàn)出色。例如，在10 MHz、25°C時，SNR為73.8 dBFS；在70 MHz、25°C時，SNR為73.7 dBFS。SFDR在不同頻率下也能保持較高水平，如在70 MHz、25°C時為92 dBc。

2.3 數(shù)字參數(shù)

數(shù)字輸入輸出參數(shù)方面，時鐘輸入支持CMOS、LVDS、LVPECL等多種邏輯電平，輸出為CML邏輯電平。輸出數(shù)據(jù)速率可達1.6 Gbps/通道（單通道）或3.2 Gbps（共享通道）。

三、工作原理與架構(gòu)

3.1 ADC架構(gòu)

AD9644采用雙前端采樣保持電路，后跟流水線式開關(guān)電容ADC。量化輸出在數(shù)字校正邏輯中組合成最終的14位結(jié)果。流水線架構(gòu)允許第一級處理新的輸入樣本，其余級處理先前的樣本，采樣發(fā)生在時鐘的上升沿。

3.2 模擬輸入考慮

模擬輸入為差分開關(guān)電容電路，設(shè)計用于處理差分輸入信號以實現(xiàn)最佳性能。輸入信號源需在半個時鐘周期內(nèi)為采樣電容充電并穩(wěn)定。在IF欠采樣應用中，應減少并聯(lián)電容和串聯(lián)電阻，以避免影響輸入帶寬。

3.3 時鐘輸入

為實現(xiàn)最佳性能，AD9644的采樣時鐘輸入CLK+和CLK - 應采用差分信號。時鐘輸入可采用CMOS、LVDS、LVPECL或正弦波信號，同時需注意時鐘源抖動對性能的影響。內(nèi)部時鐘分頻器可將輸入時鐘除以1 - 8的整數(shù)，并且可通過SYNC輸入進行同步。

四、數(shù)字輸出與JESD204A接口

4.1 JESD204A接口概述

AD9644的數(shù)字輸出符合JEDEC標準No. 204A（JESD204A），采用8B/10B編碼和可選的加擾功能。通過K28.5和K28.7逗號符號進行幀同步，K28.3控制符號進行通道同步。

4.2 輸出配置

用戶可通過SPI配置AD9644的輸出模式，包括兩路獨立通道輸出、單通道輸出或單鏈路支持兩路通道輸出等。輸出數(shù)據(jù)默認采用二進制補碼格式，也可通過SPI配置為偏移二進制或格雷碼。

4.3 同步與對齊

初始幀同步時，DSYNC引腳拉低至少兩個時鐘周期，AD9644進入代碼組同步模式，發(fā)送K28.5逗號符號，直到接收器同步。幀和通道對齊監(jiān)測與校正通過插入特定字符來實現(xiàn)，以確保接收器與幀邊界同步。

五、內(nèi)置自測試與輸出測試

5.1 內(nèi)置自測試（BIST）

BIST功能用于驗證AD9644數(shù)字數(shù)據(jù)路徑的完整性。測試從內(nèi)部偽隨機噪聲（PN）源開始，通過數(shù)字數(shù)據(jù)路徑運行512個周期后停止，測試結(jié)果存儲在特定寄存器中。

5.2 輸出測試模式

AD9644提供多種輸出測試模式，可在信號路徑的不同點插入數(shù)字測試模式，便于調(diào)試JESD204A串行通信鏈路。測試模式包括中值短模式、正負滿量程短模式、棋盤模式、PN序列等。

六、SPI接口與配置

6.1 SPI接口概述

AD9644的SPI接口允許用戶通過結(jié)構(gòu)化寄存器空間配置轉(zhuǎn)換器的特定功能。SPI由SCLK、SDIO和CSB三個引腳定義，用于同步讀寫數(shù)據(jù)。

6.2 配置方法

通過SPI可配置多種功能，如電源模式、時鐘設(shè)置、偏移調(diào)整、測試模式、滿量程設(shè)置和JESD204A輸出配置等。在配置過程中，需注意SPI信號與ADC時鐘的異步性可能會影響轉(zhuǎn)換器性能，必要時可添加緩沖器。

6.3 內(nèi)存映射

AD9644的內(nèi)存映射分為芯片配置寄存器、通道索引和傳輸寄存器、ADC功能寄存器以及JESD204A配置寄存器四個部分。用戶可通過SPI讀寫這些寄存器，實現(xiàn)對ADC的精確控制。

七、設(shè)計指南與注意事項

7.1 電源與接地

建議使用兩個獨立的1.8 V電源，分別為模擬部分（AVDD）和數(shù)字輸出部分（DRVDD）供電。同時，使用多個去耦電容覆蓋高低頻，將電容放置在PCB入口和引腳附近，以減少走線長度。

7.2 散熱設(shè)計

ADC底部的暴露焊盤必須連接到模擬地（AGND），以實現(xiàn)最佳的電氣和散熱性能。PCB上應使用連續(xù)的暴露銅平面與焊盤匹配，并通過多個過孔實現(xiàn)低電阻熱路徑。

7.3 VCMA和VCMB引腳

VCMA和VCMB引腳應通過0.1 μF電容接地，以穩(wěn)定輸入共模電壓。

7.4 SPI端口

在需要轉(zhuǎn)換器全動態(tài)性能的時期，SPI端口不應處于活動狀態(tài)，以避免噪聲影響轉(zhuǎn)換器性能。如果SPI總線用于其他設(shè)備，可能需要添加緩沖器。

八、總結(jié)

AD9644作為一款高性能的14位ADC，憑借其出色的信號性能、低功耗、靈活的配置和豐富的功能，為電子工程師提供了一個強大的工具。在設(shè)計過程中，我們需要充分考慮其工作原理、性能參數(shù)和設(shè)計指南，以確保系統(tǒng)的穩(wěn)定性和可靠性。希望本文能為廣大電子工程師在使用AD9644時提供有益的參考。

你在使用AD9644的過程中遇到過哪些問題？你對它的性能有什么獨特的見解？歡迎在評論區(qū)分享你的經(jīng)驗和想法。