MAX19517：高性能雙通道10位130Msps ADC的深度解析

在電子設(shè)計(jì)領(lǐng)域，模數(shù)轉(zhuǎn)換器（ADC）是連接模擬世界和數(shù)字世界的關(guān)鍵橋梁。今天，我們來(lái)深入探討一款高性能的雙通道10位130Msps ADC——MAX19517，它在通信、醫(yī)療、儀器儀表等眾多領(lǐng)域都有著廣泛的應(yīng)用前景。

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一、產(chǎn)品概述

MAX19517是一款雙通道的模數(shù)轉(zhuǎn)換器，具備10位分辨率和高達(dá)130Msps的最大采樣率。它的模擬輸入能夠接受0.4V至1.4V的寬輸入共模電壓范圍，這使得它可以采用直流耦合輸入，適用于各種射頻（RF）、中頻（IF）和基帶前端組件。該器件在從基帶至超過(guò)400MHz的高輸入頻率范圍內(nèi)都能提供出色的動(dòng)態(tài)性能，非常適合零中頻（ZIF）和高中頻（IF）采樣應(yīng)用。

二、關(guān)鍵特性

低功耗運(yùn)行

在130Msps的采樣率下，每個(gè)通道的模擬功耗僅為74mW。此外，它在掉電模式下僅消耗1mW，在待機(jī)模式下消耗21mW，這種低功耗特性使得它在對(duì)功耗要求較高的應(yīng)用中具有很大的優(yōu)勢(shì)。

寬電源范圍

它可以工作在1.8V的電源下，同時(shí)集成的自感應(yīng)電壓調(diào)節(jié)器允許其在2.5V至3.3V的電源（AVDD）下工作。數(shù)字輸出驅(qū)動(dòng)器則可以在1.8V至3.5V的獨(dú)立電源電壓（OVDD）下運(yùn)行。

出色的動(dòng)態(tài)性能

在(f{IN}=70 MHz)和(f{CLK}=130 MHz)的條件下，典型的信噪比（SNR）性能為59.8dBFS，典型的無(wú)雜散動(dòng)態(tài)范圍（SFDR）為82dBc。

可編程特性

通過(guò)3線(xiàn)串行端口接口訪(fǎng)問(wèn)的可編程寄存器，用戶(hù)可以進(jìn)行各種調(diào)整和功能選擇。此外，串行端口接口可以禁用，此時(shí)三個(gè)引腳可用于選擇輸出模式、數(shù)據(jù)格式和時(shí)鐘分頻模式。

靈活的數(shù)據(jù)輸出

數(shù)據(jù)輸出通過(guò)雙并行CMOS兼容輸出數(shù)據(jù)總線(xiàn)提供，也可以配置為單復(fù)用并行CMOS總線(xiàn)。

小封裝與寬溫度范圍

采用7mm x 7mm的48引腳薄QFN封裝，并且在-40°C至+85°C的擴(kuò)展溫度范圍內(nèi)都能正常工作。

三、電氣特性

直流精度

分辨率為10位，積分非線(xiàn)性（INL）在(f{IN}=3MHz)時(shí)為-0.8至+0.8 LSB，差分非線(xiàn)性（DNL）在(f{IN}=3MHz)時(shí)為-0.7至+0.7 LSB，偏移誤差（OE）在內(nèi)部參考時(shí)為-0.4至+0.4 %FS，增益誤差（GE）在外部參考為1.25V時(shí)為-1.5至+1.5 %FS。

模擬輸入

差分輸入電壓范圍為1.5 VP - P，共模輸入電壓范圍為0.4V至1.4V，輸入電阻為4 kΩ，輸入電流為74 μA，輸入電容為0.7至1.2 pF。

轉(zhuǎn)換速率

最大時(shí)鐘頻率為130 MHz，最小時(shí)鐘頻率為65 MHz，數(shù)據(jù)延遲為9個(gè)時(shí)鐘周期。

動(dòng)態(tài)性能

小信號(hào)噪聲底（SSNF）在(f{IN}=70MHz)時(shí)小于-35dBFS，信噪比（SNR）在(f{IN}=70MHz)時(shí)為58.6至59.8 dBFS，無(wú)雜散動(dòng)態(tài)范圍（SFDR）在(f_{IN}=70MHz)時(shí)為70.1至82 dBc等。

通道間特性

串?dāng)_在(f{INA})或(f{INB}=70MHz)時(shí)為95至85 dBc，增益匹配在(f{IN}=70MHz)時(shí)為±0.05 dB，偏移匹配在(f{IN}=70MHz)時(shí)為±0.15 %FSR，相位匹配在(f_{IN}=70MHz)時(shí)為±0.5°。

模擬輸出

CMA和CMB輸出電壓在默認(rèn)可編程設(shè)置下為0.85至0.95V。

內(nèi)部參考

REFIO輸出電壓為1.23至1.27V，REFIO溫度系數(shù)小于±60 ppm/°C。

外部參考

REFIO輸入電壓范圍為1.25 ± 5/-10% V，REFIO輸入電阻為10 ± 20% kΩ。

時(shí)鐘輸入

差分時(shí)鐘輸入電壓為0.4至2.0 V P - P，差分輸入共模電壓在自偏置時(shí)為1.2V，在直流耦合時(shí)鐘信號(hào)時(shí)為1.0至1.4V，輸入電阻在差分默認(rèn)時(shí)為10 kΩ，在內(nèi)部終端選擇時(shí)為100 Ω，共模時(shí)為9 kΩ，輸入電容為3 pF。

數(shù)字輸入輸出

數(shù)字輸入的允許邏輯擺幅為0至VAVDD，輸入高閾值為1.5V，輸入低閾值為0.3V，輸入泄漏電流在不同電壓下有所不同。數(shù)字輸出的輸出電壓低為0.2V，輸出電壓高為VOVDD - 0.2V，三態(tài)泄漏電流為-0.5至+0.5 μA。

電源管理

從關(guān)機(jī)狀態(tài)喚醒時(shí)間為5 ms，從待機(jī)狀態(tài)喚醒時(shí)間為15 μs。

串行端口接口時(shí)序

SCLK周期為50 ns，SCLK到CS的建立時(shí)間和保持時(shí)間均為10 ns，SDIN到SCLK的建立時(shí)間為10 ns，SDIN到SCLK的保持時(shí)間為0 ns，SCLK到SDIN的輸出數(shù)據(jù)延遲為10 ns。

時(shí)序特性

在雙總線(xiàn)并行模式和復(fù)用總線(xiàn)并行模式下，時(shí)鐘脈沖寬度高和低均為3.85 ns，時(shí)鐘占空比為30至70 %，數(shù)據(jù)延遲、數(shù)據(jù)到DCLK的建立時(shí)間和保持時(shí)間等在不同條件下有相應(yīng)的數(shù)值。

四、引腳描述

MAX19517的引腳功能豐富，包括模擬電源電壓（AVDD）、通道A和B的模擬輸入（INA+、INA-、INB+、INB-）、參考輸入/輸出（REFIO）、時(shí)鐘輸入（CLK+、CLK-）、數(shù)字輸出（D0A - D9A、D0B - D9B）等。每個(gè)引腳都有其特定的功能和作用，在設(shè)計(jì)電路時(shí)需要根據(jù)實(shí)際需求進(jìn)行合理連接。

五、詳細(xì)工作原理

架構(gòu)

采用10級(jí)全差分流水線(xiàn)架構(gòu)，這種架構(gòu)允許高速轉(zhuǎn)換的同時(shí)最小化功耗。采樣數(shù)據(jù)在輸入處每半個(gè)時(shí)鐘周期逐步通過(guò)流水線(xiàn)階段，從輸入到輸出的總延遲為9個(gè)時(shí)鐘周期。每個(gè)流水線(xiàn)轉(zhuǎn)換器階段將其輸入電壓轉(zhuǎn)換為數(shù)字輸出代碼，除最后一級(jí)外，輸入電壓與數(shù)字輸出代碼之間的誤差會(huì)被放大并傳遞到下一個(gè)流水線(xiàn)階段。數(shù)字誤差校正用于補(bǔ)償每個(gè)流水線(xiàn)階段的ADC比較器偏移，確保沒(méi)有丟失代碼。

模擬輸入和共模參考

模擬輸入信號(hào)應(yīng)用于模擬輸入引腳（INA+/INA - 或INB+/INB -），通過(guò)輸入采樣開(kāi)關(guān)連接到采樣電容。當(dāng)輸入采樣開(kāi)關(guān)閉合時(shí)，輸入信號(hào)通過(guò)輸入開(kāi)關(guān)電阻施加到采樣電容上，在輸入開(kāi)關(guān)打開(kāi)的瞬間進(jìn)行采樣。流水線(xiàn)ADC處理采樣電壓，數(shù)字輸出結(jié)果在9個(gè)時(shí)鐘周期后可用。在輸入開(kāi)關(guān)閉合開(kāi)始下一個(gè)采樣周期之前，采樣電容會(huì)被重置到輸入共模電位。共模偏置可以通過(guò)外部或內(nèi)部2kΩ電阻提供。

參考輸入/輸出（REFIO）

REFIO用于調(diào)整參考電位，進(jìn)而調(diào)整ADC的滿(mǎn)量程范圍。內(nèi)部帶隙電壓發(fā)生器提供內(nèi)部參考電壓，該電壓通過(guò)10kΩ電阻緩沖并施加到REFIO。通過(guò)在REFIO上施加外部電壓，可以微調(diào)ADC的滿(mǎn)量程，允許的調(diào)整范圍為+5/-15%。

編程和接口

并行接口

將SPEN連接到AVDD可啟用并行接口，提供有限的功能集，通過(guò)引腳編程實(shí)現(xiàn)特定功能，如選擇輸出格式、時(shí)鐘分頻模式等。

串行編程接口

通過(guò)CS、SDIN和SCLK輸入對(duì)MAX19517的控制寄存器進(jìn)行編程。串行數(shù)據(jù)在CS為低電平時(shí)，在SCLK的上升沿移入SDIN。通信周期支持兩字節(jié)傳輸，第一個(gè)字節(jié)是控制字節(jié)，包含地址和讀寫(xiě)指令，第二個(gè)字節(jié)是數(shù)據(jù)字節(jié)。

時(shí)鐘輸入

支持全差分時(shí)鐘或單端邏輯電平時(shí)鐘。對(duì)于差分時(shí)鐘操作，將差分時(shí)鐘連接到CLK+和CLK - 輸入；對(duì)于單端操作，將CLK - 連接到GND，通過(guò)CLK+輸入邏輯電平信號(hào)。

時(shí)鐘分頻

提供時(shí)鐘分頻選項(xiàng)，可以通過(guò)串行接口設(shè)置DIV0和DIV1，或者在并行編程配置中使用DIV輸入來(lái)啟用時(shí)鐘分頻。

同步

使用時(shí)鐘分頻時(shí)，可以通過(guò)滑同步和邊緣同步兩種機(jī)制來(lái)同步內(nèi)部時(shí)鐘。通過(guò)Clock Divide/Data Format/Test Pattern寄存器（06h）中的SYNC_MODE選擇同步模式，并驅(qū)動(dòng)SYNC輸入為高電平進(jìn)行同步。

數(shù)字輸出

具有雙CMOS、可復(fù)用、可逆的數(shù)據(jù)總線(xiàn)。在并行編程模式下，可以使用FORMAT輸入配置數(shù)據(jù)輸出為偏移二進(jìn)制、二進(jìn)制補(bǔ)碼或格雷碼，使用OUTSEL輸入選擇復(fù)用或雙總線(xiàn)操作。SPI接口提供更多靈活性，可反轉(zhuǎn)D0_ - D9_的順序。

可編程數(shù)據(jù)時(shí)序

提供可編程數(shù)據(jù)時(shí)序控制，允許優(yōu)化時(shí)序特性以滿(mǎn)足系統(tǒng)時(shí)序要求。通過(guò)調(diào)整DA_BYPASS、DLY_HALF_T、DTIME<2:0>和DCLKTIME<2:0>等控制信號(hào)，可以?xún)?yōu)化數(shù)據(jù)輸出延遲和DCLK延遲。

電源管理

SHDN輸入（引腳7）用于切換不同的電源管理狀態(tài)，Power Management寄存器（00h）定義了每個(gè)電源管理狀態(tài)。默認(rèn)狀態(tài)下，(SHDN = 1)關(guān)閉MAX19517，(SHDN = 0)恢復(fù)全功率。除了關(guān)機(jī)和待機(jī)模式外，還可以通過(guò)HPS_SHDN1和HPS_SHDN0激活A(yù) + B加法器模式。

六、應(yīng)用信息

模擬輸入

變壓器耦合差分模擬輸入

MAX19517在全差分輸入信號(hào)下具有更好的SFDR和THD性能。使用RF變壓器可以將單端信號(hào)轉(zhuǎn)換為全差分信號(hào)，通過(guò)連接變壓器的中心抽頭提供共模電壓。不同的變壓器配置適用于不同頻率范圍的信號(hào)。

單端交流耦合輸入信號(hào)

采用MAX4108提供高速、高帶寬、低噪聲和低失真，以保持輸入信號(hào)的完整性。通過(guò)內(nèi)部2kΩ電阻向輸入施加偏置電壓。

直流耦合輸入

由于其寬共模電壓范圍（0.4V至1.4V），允許直流耦合信號(hào)，但需要確保共模電壓保持在該范圍內(nèi)。

時(shí)鐘輸入

可以使用單端到差分時(shí)鐘輸入轉(zhuǎn)換電路，如文中所示的電路。

接地、旁路和電路板布局考慮

MAX19517需要高速電路板布局設(shè)計(jì)技術(shù)。所有旁路電容應(yīng)盡可能靠近器件，最好與ADC在同一側(cè)，使用表面貼裝器件以最小化電感。使用多層板和接地、電源平面可以提高信號(hào)完整性。高速數(shù)字信號(hào)走線(xiàn)應(yīng)遠(yuǎn)離敏感的模擬走線(xiàn)，隔離每個(gè)轉(zhuǎn)換器的模擬輸入線(xiàn)以最小化通道間串?dāng)_，保持所有信號(hào)線(xiàn)短且避免90°轉(zhuǎn)彎。

七、總結(jié)

MAX19517作為一款高性能的雙通道10位130Msps ADC，具有低功耗、寬電源范圍、出色的動(dòng)態(tài)性能、可編程特性等眾多優(yōu)點(diǎn)。在實(shí)際應(yīng)用中，我們需要根據(jù)具體的需求，合理選擇輸入輸出方式、時(shí)鐘配置、電源管理模式等，同時(shí)注意電路板布局和接地旁路等問(wèn)題，以充分發(fā)揮其性能優(yōu)勢(shì)。希望本文能為電子工程師在設(shè)計(jì)中使用MAX19517提供有價(jià)值的參考。你在使用MAX19517的過(guò)程中遇到過(guò)哪些問(wèn)題呢？歡迎在評(píng)論區(qū)分享交流。