CS1237 中采用2 線SPI 串行通信，通過(guò)SCLK 和DRDY.DOUT可以實(shí)現(xiàn)數(shù)據(jù)的接收以及功能配置。

　　2.6.1建立時(shí)間

　　在ADC 數(shù)據(jù)輸出速率為10HZ 或40HZ 時(shí)，數(shù)字部分需要有3個(gè)數(shù)據(jù)轉(zhuǎn)換周期滿足模擬輸入信號(hào)的建立和濾波器的建立時(shí)間要求; ADC 數(shù)據(jù)輸出速率為640HZ 或1280HZ 時(shí)，數(shù)字部分需要有4個(gè)數(shù)據(jù)轉(zhuǎn)換周期滿足模擬輸入信號(hào)的建立和濾波器的建立時(shí)間要求。CS1237 整個(gè)建立過(guò)程如下圖所示：

　　2.6.2ADC數(shù)據(jù)輸出速率

　　CS1237數(shù)據(jù)輸出速率可以通過(guò)寄存器speed_sel［1:0］配置。

　　2.6.3數(shù)據(jù)格式

　　CS1237 輸出的數(shù)據(jù)為24 位的2 進(jìn)制補(bǔ)碼，最高位（MSB） 最先輸出。最小有效位（LSB） 為（0 5VR=/Gain）（2Z-1）o 正值滿幅輸出碼為TFFFFH，負(fù)值滿幅輸出碼為800000H。下表為不同模擬輸入信號(hào)對(duì)應(yīng)的理想輸出碼。

　?。?） 不考慮噪聲，INL，失調(diào)誤差和增益誤差的影響

　　2.6.4數(shù)據(jù)準(zhǔn)備數(shù)據(jù)輸入輸出（DRDY.DOUT）

　　DRDY/DOUT引腳有4個(gè)用途。第一，當(dāng)輸出為低時(shí)，表示新的數(shù)據(jù)已經(jīng)轉(zhuǎn)換完成; 第二，作為數(shù)據(jù)輸出引腳，當(dāng)數(shù)據(jù)準(zhǔn)備好后，在第1個(gè)SCIK的上升沿后，

　　輸出轉(zhuǎn)換數(shù)據(jù)的最高位（MSB）。在每一個(gè)SCLK的上升沿，數(shù)據(jù)會(huì)自動(dòng)移1位。在24個(gè)SCLK 后將所有的24位數(shù)據(jù)讀出，如果這時(shí)暫停SCLK的發(fā)送，著最后一位的數(shù)據(jù)，直到下一個(gè)數(shù)據(jù)準(zhǔn)備好之前拉高，此后當(dāng)DRDY.DOUT被再： 欠拉

　　低，表示新的數(shù)據(jù)已經(jīng)轉(zhuǎn)換完成，可進(jìn)行下一個(gè)數(shù)據(jù)讀取; 第三，在第25、26 個(gè)SCIK時(shí)，輸出寄存器狀態(tài)更新標(biāo)志; 第四，作為寄存器數(shù)據(jù)寫(xiě)入或讀出引腳，當(dāng)需要配置寄存器或讀取寄存器值時(shí)，SPI需要發(fā)送46個(gè)SCLK，根據(jù)DRDY DOUT輸入的命令字，判斷是寫(xiě)寄存器操作還是讀寄存器操作。

　　2.6.5串行時(shí)鐘輸入（SCLK）

　　串行時(shí)鐘輸入SCLK是一個(gè)數(shù)字引腳。這個(gè)信號(hào)應(yīng)保證是一個(gè)干凈的信號(hào)，毛刺或慢速的上升沿都會(huì)可能導(dǎo)致讀取錯(cuò)誤數(shù)據(jù)或誤入錯(cuò)誤狀態(tài)。因此，應(yīng)保證SCLK的上升和下降時(shí)間都小于50ns。

　　2.6.6數(shù)據(jù)發(fā)送

　　CS1237 可以持續(xù)的轉(zhuǎn)換模擬輸入信號(hào)，當(dāng)將DRDY /DOUT拉低后，表明數(shù)據(jù)已經(jīng)準(zhǔn)備好接受，輸入的第一個(gè)SCLK 來(lái)就可以將輸出的最高位讀出，在24個(gè)SCLK 后將所有的24 位數(shù)據(jù)讀出，如果這時(shí)暫停SCLK 的發(fā)送，DRDY/DOUT 會(huì)保持著最后一位的數(shù)據(jù)，直到其被拉高，第25 和26個(gè)SCLK 輸出配置寄存器是否有寫(xiě)操作標(biāo)志，第25個(gè)SCLK 對(duì)應(yīng)的DRDY/DOUT為1時(shí)表明配置寄存器Config 被寫(xiě)入了新的值，第26個(gè)SCIK 對(duì)應(yīng)的DRDY/DOUT為芯片擴(kuò)展保留位，目前輸出一直為0，通過(guò)第27個(gè)SCLK可以將DRDY DOUT拉高，此后當(dāng)DRDY.DOUT被再次拉低，表示新的數(shù)據(jù)已經(jīng)淮備好接受，進(jìn)行下一個(gè)數(shù)據(jù)的轉(zhuǎn)換。其基本時(shí)序如圖所示：

　　2.6.7功能配置

　　Cs1237可以通過(guò)SCLK和DOUT/DRDY可以進(jìn)行不同功能的配置，功能配置時(shí)序圖如下圖所示：

　　功能配置過(guò)程簡(jiǎn)述，在DRDY，DOUT由高變低之后：

　　1.第1個(gè)到第24個(gè)SCLK，讀取ADC 數(shù)據(jù)。如果不需要配置寄存器或者讀取寄存器，可以省略下面的步驟。

　　2.第25 個(gè)到第26個(gè)scLK，讀取寄存器寫(xiě)操作狀態(tài)。

　　3.第27 個(gè)SCLK，把DRDY，’DOUT輸出拉高。

　　4.第28 個(gè)到第29個(gè)scLK，切換DRDY ‘DOUT為輸入。

　　5.第30 個(gè)到第36個(gè)sCLK，輸入寄存器寫(xiě)或讀命令字?jǐn)?shù)據(jù)（高位先輸入）。

　　切換DRDY/DOUT的方向（如果是寫(xiě)寄存器，

　　6.第37 個(gè)SCLK，

　　DRDY/DOUT為輸入; 如果是讀寄存器，

　　DRDY/DOUT 為輸出）。

　　7.第38 個(gè)到第45 個(gè)SCLK，輸入寄存器配置數(shù)據(jù)或輸出寄存器配置數(shù)據(jù)（高位先輸入/輸出）。

　　8.第46 個(gè)SCLK，切換DRDY/DOUT為輸出，并把DRDY/DOUT拉高.update1/ update2 被置位或清零。

　　2.6.7.1SPI 命令字

　　CS1237 有2個(gè)命令字，命令字的長(zhǎng)度為7bits，命令字描述如下：

　　2.6.7.2SPI寄存器

　　Cs1237有一組寄存器Config

　　Config寄存器

　　2.6.8 PowerDwon模式

　　當(dāng)SCLK從低電平變高電平并保持在高電平超過(guò)100μs，CS1237即進(jìn)入PowerDwon模式，這時(shí)會(huì)關(guān)掉芯片所有電路，功耗接近0。當(dāng)SCLK重新回到低電平時(shí)，芯片會(huì)重新進(jìn)入正常工作狀態(tài)。

　　3 芯片的封裝