由 Mirabilis Design 的創(chuàng)始人兼首席執(zhí)行官 Deepak Shankar 和 ELC Labs Pvt 的高級應(yīng)用工程師 Ranjith KR 撰寫。有限公司

RISC-V 指令集架構(gòu)旨在提高軟件跨不同應(yīng)用程序和平臺的可重用性?，F(xiàn)代片上系統(tǒng) (SoC) 平臺具有數(shù)十種指令集架構(gòu)，可滿足市場需求。其中包括應(yīng)用程序、圖形、成像、無線電 DSP、音頻、安全、電源管理和專有指令集處理器。RISC-V 開源指令架構(gòu)提供了一個(gè)免費(fèi)和開放的指令架構(gòu)，可以滿足大部分這些需求。為了設(shè)計(jì)復(fù)雜的架構(gòu)，需要一個(gè)系統(tǒng)級建模平臺，該平臺具有一個(gè)全面的總線、存儲器和外圍 IP 塊庫。該環(huán)境必須模擬和分析電源、時(shí)序、調(diào)度和功能的非功能性需求。

現(xiàn)代 SoC 具有以不同時(shí)鐘速度和硬件加速器組合運(yùn)行的變化。這些 SoC 的復(fù)雜性使得使用分析方法進(jìn)行測試不準(zhǔn)確，使用 Verilog/VHDL 進(jìn)行驗(yàn)證也不切實(shí)際。使用編程語言的解決方案需要投入大量精力來開發(fā)所有必需的 IP 塊，然后將它們集成到一個(gè)平臺中。使用指令集模擬器可以幫助進(jìn)行早期軟件開發(fā)。但是這些模型過于抽象，無法提供系統(tǒng)操作的真實(shí)視圖。

圖形離散事件模擬器是探索和驗(yàn)證 RISC-V SoC 架構(gòu)的絕佳解決方案。Mirabilis Design 的 VisualSim Architect 就是這樣一種軟件包，它提供了一個(gè)大型的現(xiàn)成組件庫，可用于組裝系統(tǒng)模型。其中包括 DDR3/4/5、LPDDR、以太網(wǎng)、RapidIO、PCIe、FibreChannel、緩存、DMA、AMBA、NoC 和 40 種其他技術(shù)。VisualSim 等工具用于模擬高性能計(jì)算、多媒體、航空電子設(shè)備、汽車、網(wǎng)絡(luò)和物聯(lián)網(wǎng)中的 SoC 和系統(tǒng)。在 VisualSim 中組裝模型后，設(shè)計(jì)人員可以對硬件-軟件分區(qū)、軟件任務(wù)調(diào)度、拓?fù)溥x擇、資源分配和電源管理進(jìn)行試驗(yàn)。使用仿真模型，所提出的架構(gòu)將被定量測量、分析、和回歸測試，而不是以前設(shè)計(jì)的猜測和提示。使用各種用例、工作負(fù)載以及拓?fù)?、外設(shè)、I/O、存儲器和 DMA 的組合來模擬生成的模型。多核 RISC-V 將以網(wǎng)格和 NoC 拓?fù)洳渴?，用于不同的目?biāo)活動(dòng)。在設(shè)計(jì)階段早期缺乏一組固定的應(yīng)用程序，因此很難預(yù)測性能。在 VisualSim 的情況下，可以使用指令序列或延遲值來模擬軟件。這些是根據(jù)配置文件統(tǒng)計(jì)生成的。多核 RISC-V 將以網(wǎng)格和 NoC 拓?fù)洳渴?，用于不同的目?biāo)活動(dòng)。在設(shè)計(jì)階段早期缺乏一組固定的應(yīng)用程序，因此很難預(yù)測性能。在 VisualSim 的情況下，可以使用指令序列或延遲值來模擬軟件。這些是根據(jù)配置文件統(tǒng)計(jì)生成的。多核 RISC-V 將以網(wǎng)格和 NoC 拓?fù)洳渴?，用于不同的目?biāo)活動(dòng)。在設(shè)計(jì)階段早期缺乏一組固定的應(yīng)用程序，因此很難預(yù)測性能。在 VisualSim 的情況下，可以使用指令序列或延遲值來模擬軟件。這些是根據(jù)配置文件統(tǒng)計(jì)生成的。

使用 VisualSim Architect 對監(jiān)控 SoC 進(jìn)行架構(gòu)探索

RISC-V 架構(gòu)

在本文中，我們考慮使用 16 核 RISC-V 架構(gòu)的高性能計(jì)算設(shè)計(jì)。為了研究這種架構(gòu)，我們使用了 RISC-V 內(nèi)核的 VisualSim 混合流水線模型，具有亂序行為、緩存、指令集和執(zhí)行單元。用戶可以定義 iCache、dCache、L2（外部或內(nèi)部）、交叉開關(guān)、可選 L3 和外部存儲器的任何配置。該模型可以通過發(fā)送不同的指令序列來模擬，以驗(yàn)證候選架構(gòu)的性能?？梢孕薷哪Ｐ蛥?shù)以選擇正確的內(nèi)存結(jié)構(gòu)以保持管道繁忙。在嘗試預(yù)取指令或數(shù)據(jù)時(shí)，將測試緩存/內(nèi)存大小和配置是否存在瓶頸。VisualSim 模型將識別處理器模塊的系統(tǒng)停頓統(tǒng)計(jì)信息。

現(xiàn)代 SoC 架構(gòu)的一個(gè)主要考慮因素是顯著的節(jié)能。提議的 RISC-V 平臺將展示一個(gè)端到端的電力系統(tǒng)，包括發(fā)電、存儲（電池）、消耗和管理。將對各種管理算法、路由表、無線信道和電池類型的功率影響進(jìn)行研究。

使用系統(tǒng)級設(shè)計(jì)最重要的方面是能夠查看處理器的外部活動(dòng)，并在需要時(shí)改進(jìn)外部硬件加速器、內(nèi)存通道、總線結(jié)構(gòu)、寬度、速度等。該模型有助于設(shè)計(jì)師可以深入了解許多已知和未知用戶應(yīng)用的處理器性能-功率組合。系統(tǒng)級別的行為分析評估性能、功率和功能正確性。結(jié)合所有三個(gè)分析標(biāo)準(zhǔn)對于做出任何架構(gòu)決策和提供對整個(gè)系統(tǒng)操作的可見性都是必不可少的。

系統(tǒng)級探索和分析的主要關(guān)注領(lǐng)域是：

新設(shè)計(jì)：新平臺的設(shè)計(jì)需要從更低的價(jià)格、最高的性能和最低的功耗方面來探索架構(gòu)。如果在實(shí)施過程中早期的假設(shè)被證明是不正確的，項(xiàng)目進(jìn)度將會出現(xiàn)重大延誤。例如，構(gòu)建了雙 RISC-V 設(shè)計(jì)，并且總線太慢或需要修改內(nèi)存層次結(jié)構(gòu)，這將導(dǎo)致視頻傳輸速度顯著下降。我們將查看我們內(nèi)部開發(fā)的最新設(shè)計(jì)，以比較雙 RISC-V 與 ARM Cortex M4 處理器拓?fù)洹?/p>

向現(xiàn)有平臺添加新應(yīng)用程序：系統(tǒng)公司希望在現(xiàn)有硬件平臺上使用軟件添加新應(yīng)用程序。當(dāng)一個(gè)新的應(yīng)用被提出時(shí)，仿真模型被用來快速評估當(dāng)前平臺是否支持增量負(fù)載。根據(jù)這項(xiàng)研究，設(shè)計(jì)人員可以確定應(yīng)用程序中需要硬件加速器的部分。

對性能、功率和功能的早期設(shè)計(jì)探索為新的創(chuàng)新設(shè)計(jì)理念提供了驗(yàn)證。此外，相同的基礎(chǔ)設(shè)施可用于系統(tǒng)級驗(yàn)證和營銷宣傳以贏得設(shè)計(jì)。

評估 RISC-V 核心處理器效率

高吞吐量視頻數(shù)據(jù)的傳感器到內(nèi)存延遲

RISC-V 內(nèi)核上的軟件任務(wù)延遲

結(jié)論

RISC-V 有可能成為從高性能計(jì)算到物聯(lián)網(wǎng)等各種行業(yè)的主要顛覆性技術(shù)。系統(tǒng)級模型（例如 VisualSim Architect for RISC-V 中的模型）將使設(shè)計(jì)人員能夠快速為其目標(biāo)應(yīng)用選擇配置。廣泛的建模 IP 將使每種類型的 SoC 和系統(tǒng)都能夠在目標(biāo)應(yīng)用程序中構(gòu)建和測試。這些實(shí)驗(yàn)可以幫助創(chuàng)建能夠滿足并超過時(shí)序要求、消耗最低能量并滿足成本因素的 SoC。

　　審核編輯：湯梓紅