目錄：

• 1、DDR3管腳定義
• 2、啟動(dòng)過程
• 3、信號(hào)組大致分類
• 4、布線規(guī)則
• 5、CPU和DDR、DDR和DDR之間的擺放間距
• 6、走線方式：點(diǎn)對(duì)點(diǎn)，T型拓?fù)浞绞?、菊花鏈拓?fù)浞绞?/li>
• 7、小記

1、DDR3管腳定義

CK/CK# 全局差分時(shí)鐘，所有控制和地址輸入信號(hào)在CK上升沿和CK#的下降沿交叉處被采樣，輸出數(shù)據(jù)選通(DQS、DQS#)參考與CK和CK#的交叉點(diǎn)。

CKE為時(shí)鐘使能信號(hào)，使能(高)和禁止(低)內(nèi)電路和DRAM上的時(shí)鐘。由DDR3 SDRAM配置和操作模式?jīng)Q定特定電路被使能和禁止。CKE為低時(shí)，提供預(yù)充電和自刷新操作(所有Bank都處于空閑)，或有效掉電(在任何Bank里的行有效)。CKE與掉電狀態(tài)的進(jìn)入、退出以及自刷新的進(jìn)入同步。CKE與自刷新的退出異步，輸入Buffer(除了CKE、CK#、RESET#和ODT)在掉電期間被禁止。輸入Buffer(除了CKE和RESET#)在自刷新期間被禁止。CKE參考值VREFCA。

CS#為片選信號(hào)，使能(低)和禁止(高)命令譯碼，大部分CS#為高時(shí)，所有命令被屏蔽、CS#提供了多Bank系統(tǒng)的Bank選擇功能，CS#是命令代碼的一部分，CS#的參考值是VREFCA。

ODT片上終端使能。ODT使能(高)和禁止(低)片內(nèi)終端電阻，在正常操作使能時(shí)，ODT僅對(duì)下面的引腳有效：DQ[7:0]、DQS、DQS#和DM。如果通過LOAD MODE命令禁止,OTD輸入被忽略。OTD的參考值是VREFCA。

BA0、BA1、BA2為BANK地址輸入，用來確定當(dāng)前的命令操作對(duì)哪個(gè)BANK有效。BA[2:0]定義在LOAD MODE命令器件哪個(gè)模式(MR0、MR1、MR2)被裝載，BA[2:0]的參考值是VREFCA.

A0~A9、A10/AP、A11、A12/BC#、A13為地址總線，為有效命令提供行地址，同時(shí)為讀、寫命令提供列地址和自動(dòng)預(yù)充電位(A10)，以便從某個(gè)Bank的內(nèi)存陣列里選出一個(gè)位置。LOAD MODE命令器件，地址輸入提供一個(gè)操作碼。地址輸入的參考值是VRECA。A12/BC#是在模式寄存器(MR)使能時(shí)，A12在讀和寫命令期間被采樣，已決定burst chop(on-the-fly)是否被執(zhí)行(HIGH=BL8執(zhí)行burst chop)或者LOW-BC4不執(zhí)行burst chop。

RAS#、CAS#、WE#分別為 行 選擇、列 選擇與 寫 使能信號(hào)，低電平有效。這三個(gè)信號(hào)與CS#一起組成了DDR的命令信號(hào)。

DM為數(shù)據(jù) 掩碼 (屏蔽)信號(hào)，寫數(shù)據(jù)時(shí)，當(dāng)伴隨輸入數(shù)據(jù)的DM信號(hào)被采樣為高時(shí)，輸入數(shù)據(jù)被屏蔽。當(dāng)然DM僅作為輸入腳，但是，DM負(fù)載設(shè)計(jì)成與DQ和DQS腳負(fù)載相匹配。DM的參考值是VREFCA。DM可選作為TDQS。

DQ0~DQ7為數(shù)據(jù)總線，讀寫操作時(shí)的數(shù)據(jù)信號(hào)通過該總線輸入或輸出。

RESET#為復(fù)位信號(hào)，低有效，參考值是VSS。

DQS、DQS#為數(shù)據(jù)選通(鎖存)信號(hào)，雙沿有效，寫數(shù)據(jù)時(shí)輸入，信號(hào)沿與數(shù)據(jù)中心對(duì)齊、讀數(shù)據(jù)時(shí)輸出，信號(hào)沿以數(shù)據(jù)邊沿對(duì)齊。

TDQS、TDQS#輸出信號(hào)，終端數(shù)據(jù)選通，當(dāng)TDQS使能時(shí)，DM禁止，TDQS和TDDS提供終端電阻。

VDD電源電壓1.5V±0.075V。

VEDO為DQ電源1.5V±0.075V。為了降低噪聲，在芯片上進(jìn)行了隔離。

VREFCA為控制、命令、地址的參考電壓。VREFCA在所有時(shí)刻(包括自刷新)都必須保持規(guī)定的電壓。

VREFDQ為數(shù)據(jù)的參考電壓。VREFDQ在所有時(shí)刻(除了自刷新)都必須保持規(guī)定的電壓。

VSS為地。

VSSQ為DQ地，為了降低噪聲，在芯片上進(jìn)行了隔離。

ZQ輸出驅(qū)動(dòng)校準(zhǔn)的外部參考，這個(gè)引腳應(yīng)該連接240 ohm電阻到VSSQ。

2、啟動(dòng)過程

首先，芯片進(jìn)入上電，在上電最小為200us的平穩(wěn)電平后，等待500usCKE使能，在這段時(shí)間芯片內(nèi)部開始狀態(tài)初始化，該過程與外部時(shí)鐘無關(guān)。在時(shí)鐘使能信號(hào)前(cke)，必須保持最小10ns或者5個(gè)時(shí)鐘周期，除此之外，還需要一個(gè)NOP命令或者Deselect命令出現(xiàn)在CKE的前面。然后DDR3開始了ODT的過程，在復(fù)位和CKE有效之前，ODT始終為高阻。在CKE為高后，等待tXPR(最小復(fù)位CKE時(shí)間)，然后開始從MRS中讀取模式寄存器。然后加載MR2、MR3的寄存器，來配置應(yīng)用設(shè)置;然后使能DLL，并且對(duì)DLL復(fù)位。接著便是啟動(dòng)ZQCL命令，來開始ZQ校準(zhǔn)過程。等待校準(zhǔn)結(jié)束后，DDR3就進(jìn)入了可以正常操作的狀態(tài)。對(duì)于基本的配置過程，現(xiàn)在就可以結(jié)束了。

3、信號(hào)組大致分類

地址線、時(shí)鐘差分、命令控制線，該組信號(hào)較多，布線不一定非要走在同一層

8根數(shù)據(jù)高位、1根數(shù)據(jù)掩碼、1對(duì)數(shù)據(jù)鎖存差分，共11根線，同一組信號(hào)線走同一層。

8根數(shù)據(jù)低位、1根數(shù)據(jù)掩碼、1對(duì)數(shù)據(jù)鎖存差分，共11根線，同一組信號(hào)線走同一層。

備注：同組信號(hào)必須走同一層，不同組信號(hào)可走不同層。

電源和地

4、布線規(guī)則

信號(hào)線盡量不走頂層或底層，在焊盤就近打過孔，走中間層，頂層或底層信號(hào)走線傳輸速率相對(duì)中間層走線要慢，頂層和底層不走線，便于擺放元器件。

打過孔盡量對(duì)齊擺放，美觀、更有利于線拉通

同組信號(hào)中，優(yōu)先拉通差分線，同時(shí)給差分線對(duì)提前多預(yù)留的空間，便于后續(xù)做等長。

布線滿足3W原則，如線寬W = 0.1mm，線與線的中心距離為3W = 0.3mm， 線與線邊沿的距離也就是2W = 0.2mm。防止信號(hào)間的串?dāng)_。

單端50 ohm，差分100 ohm。

完整的參考平面。

不要有其他信號(hào)穿插到DDR布線區(qū)域。

VREF電源線盡量走寬 >=20~30mil。

差分對(duì)誤差盡量控制在5mil。

數(shù)據(jù)線誤差盡量控制在+/-20mil

地址線誤差盡量控制在+/-50mil

5、CPU和DDR、DDR和DDR之間的擺放間距

一個(gè)CPU只對(duì)一個(gè)DDR時(shí)，間距大概900~1000mil，如果中間有串阻，范圍1000~1300mil。

注意：這個(gè)距離不是CPU 中心到DDR中心的距離，而是CPU與DDR相關(guān)的焊盤一個(gè)大致區(qū)域中心到DDR的中心。

一個(gè)CPU對(duì)兩個(gè)DDR時(shí)，兩個(gè)DDR相對(duì)CPU擺放時(shí)要嚴(yán)格對(duì)稱(也是相對(duì)O點(diǎn)進(jìn)行對(duì)稱)。

6、走線方式：點(diǎn)對(duì)點(diǎn)，T型拓?fù)浞绞健⒕栈ㄦ溚負(fù)浞绞?/strong>