隨著通信技術的發(fā)展，千兆以太網(wǎng)因在傳輸中具備高帶寬和高速率的特點，成為高速傳輸設備的首選?；赬ilinx FPGA的嵌入式系統(tǒng)設計整合了一系列的知識產權(IP)核使其功能強大，從而使得利用FPGA進行嵌入式串行千兆以太網(wǎng)開發(fā)成為可能。

本設計使用Xilinx公司65 nm工藝級別的Virtex5 FXT系列芯片，滿足嵌入式系統(tǒng)設計所應具備的高性能、高密度、低功耗和低成本的要求。V5 Hard TEMAC模塊提供了專用的以太網(wǎng)功能，并通過FPGA內部高速串行收發(fā)器GTX和Marvell公司的88E1111物理層接口芯片相連，完成串行千兆以太網(wǎng)的接口功能。物理層接口芯片支持MII、GMII、RGMII 和SGMII四種以太網(wǎng)接口模式。相對GMII接口而言，SGMII接口的I/O端口數(shù)目少，便于PCB布線，并且數(shù)據(jù)信號以差分對的形式出現(xiàn)，有利于保證信號完整性[1]。

本文將FPGA內嵌PowerPC硬核處理器、Xilinx精簡嵌入式操作系統(tǒng)Xilkernel，以及相應的外設IP Core相結合，完成嵌入式串行千兆以太網(wǎng)的設計。

1 總體設計

系統(tǒng)硬件平臺中選用Xilinx公司的Virtex5 FX70t作為主控芯片，它集成了PowerPC440處理器模塊和高速RocketIO GTX收發(fā)器。

外部存儲器采用Micron公司的128M×16位DDR SDRAM芯片MT47H128M16HG 31T，為程序運行提供空間。

在網(wǎng)絡芯片方面有兩種方案可供選擇，即單物理層芯片方案和物理層加MAC層集成于同一芯片方案[2]。基于易于控制方面的考慮，采用Marvell公司的88E1111單物理層接口芯片作為解決方案，該芯片支持10BASET、100BASETX和1000BASET以太網(wǎng)協(xié)議。本系統(tǒng)硬件由Virtex5 FX70t芯片、88E1111 PHY芯片、DDRII芯片、8個撥碼開關(8DIPS)、8個LED燈和RJ45接口構成，其連接框圖如圖1所示。

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圖1 系統(tǒng)硬件連接框圖

串行千兆以太網(wǎng)設計中，需使用FPGA內部RocketIO GTX收發(fā)器完成SGMII鏈路的建立。RocketIO GTX是集成在Virtex5 FX70t芯片中靈活的、功能可配置的千兆位級串行收發(fā)器，支持750 Mbps～6.5 Gbps的數(shù)據(jù)傳輸速率，滿足千兆以太網(wǎng)系統(tǒng)設計中數(shù)據(jù)傳輸速率的要求。本設計通過在FPGA中例化EMAC硬核，并將相應的FPGA端口和外部PHY芯片88E1111相連完成SGMII鏈路的建立。SGMII接口使用全雙工模式，有收發(fā)兩個獨立的通道，每個通道使用一對差分信號線，采用無時鐘信號模式，RocketIO GTX收發(fā)器從串行數(shù)據(jù)中恢復時鐘用于差分數(shù)據(jù)的發(fā)送與接收。

SGMII接口實現(xiàn)框圖如圖2所示。

圖2 SGMII接口實現(xiàn)框圖

本系統(tǒng)基于Xilinx公司嵌入式系統(tǒng)開發(fā)工具EDK12.3完成軟硬件協(xié)同設計。EDK12.3由XPS (Xilinx Platform Studio)、SDK(Software Development Kit)等組成。設計時需在XPS環(huán)境下添加所需的IP核，生成硬件系統(tǒng)框架，并添加相應的引腳約束和時序約束，然后調用Platgen生成嵌入式系統(tǒng)硬件部分的網(wǎng)表(.NGC)文件和比特(.bit)文件，并通過軟件描述文件(.MSS文件)來設置系統(tǒng)軟件配置；接著將硬件設計導入到SDK中，并在SDK中生成各個外設的驅動層和庫，設置相應軟件的操作系統(tǒng)、庫、外設驅動的屬性，添加應用軟件項目并編寫應用軟件；最后，調用處理器對應的編譯器編譯軟件并和硬件可執(zhí)行文件合成后，生成最終的二進制比特文件，下載到目標板進行系統(tǒng)調試[3]。

2 PowerPC的硬件設計

設計中采用的FPGA內嵌硬核處理器PowerPC440屬于32位精簡指令集嵌入式處理器，它采用擴展型BookE結構，其內部包括一個高性能、可雙指令處理并有七級流水線的微內核。同時，具有靈活的存儲器管理單元(MMU)、3個相互獨立的128位PLB總線接口、4個直接存儲器存儲(DMA)控制單元，以及設備控制寄存器(DCR) 等[4]。它集成了32 KB指令和32 KB數(shù)據(jù)緩存，在550 MHz時鐘頻率下可提供高達1 100 DMIPS的性能。在本設計中，PowerPC440通過PLB總線與外設端口相連，其硬件架構如圖3所示。

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圖3 嵌入式系統(tǒng)硬件架構

系統(tǒng)硬件平臺的搭建(包括PowerPC處理器功能配置、系統(tǒng)總線結構以及相應的地址映射)均在EDK集成開發(fā)環(huán)境XPS中完成。

設計中采用片內高速數(shù)據(jù)總線PLB連接各種控制IP核，PowerPC440通過PLB總線完成對內部IP核以及外設的訪問和控制功能。其中，外部PHY芯片通過與在FPGA內部例化EMAC核（Ethernet MAC）相連，掛載在PLB總線上，完成SGMII鏈路的建立；DDR II芯片通過IP核多端口存儲控制器(Multiport Memory Controller，MPMC)掛載在PLB總線上，實現(xiàn)外部存儲功能；串口通過串口控制器IP核(Xps_uartlite)與PLB總線相連，用于打印輸出調試狀態(tài)信息；8個撥碼開關DIP和LED燈分別通過GPIO口與PLB總線相連，實現(xiàn)簡單的控制與狀態(tài)顯示功能。

硬件結構如圖4所示。

圖4 PowerPC硬件結構圖