摘要

多個轉換器的同步可用于此類應用，例如雷達、電子戰(zhàn)(EW)、超聲、以及使用數(shù)字波束成形技術以便處理一大段數(shù)據(jù)的其他多通道應用。必須注意，使用GSPS模數(shù)轉換器(ADC)時，在相同的系統(tǒng)內同步多個轉換器的需求是相同的。不過，速度和接口使得這一點更難以實現(xiàn)。

本文將說明兩種方法：JESD204B接口數(shù)據(jù)字內使用確定性延遲和使用控制位。兩種方法都是JESD204B子類1的特征。新近發(fā)布的AD9625 (12位，2.5 GSPS ADC)是用作測試設備，針對多個轉換器同步所需遵循的設計規(guī)則提供基準結果。

概述和方法
在航空航天和防務產業(yè)中，同步多個ADC是基本要求。AD9625是12位2.5 GSPS ADC，旨在方便同步多個轉換器，這正是它的標準特性之一。同步定義為按等于或小于單時鐘周期的精度匹配各轉換器的能力，而該精度僅取決于ADC的孔徑抖動、時鐘抖動及時鐘分配精度。AD9625采用符合標準JESD204B接口技術要求的高速串行數(shù)據(jù)通道?；贘ESD204B的轉換器在市場中仍相對較新，許多用戶第一次采用這種技術，關注點放在同步多個器件的能力上。本文可解決一些或者全部這些問題，因為曾使用相對簡單的基準測試設置來成功同步兩個轉換器，并顯示出可擴展性。

同步多個AD9625有兩種獨特方案。一種方法是使用確定性延遲，其中將必須針對各個單獨數(shù)據(jù)路徑對延遲加以調整以便校正時序不匹配。因此本文將不會介紹這種方法。本文重點說明第二種方案，它使用通常稱為時間戳的方法。記住，這兩種方法都是AD9625設計部分的JESD204B子類1的特性。在本文中，時間戳方法將是重點，因為無需測量每個轉換器到每個FPGA的時間延遲。對于較大的系統(tǒng)，可能采用數(shù)百個轉換器，就像在地面雷達系統(tǒng)應用中可能使用數(shù)百個轉換器，所以這點尤其重要。

有一個主要應用將從同步中獲益，即雷達應用。在這種情況下，不需要絕對時間測量。設計人員僅需要關注從一個接收元件到下一個的相對時間即可。最后，使用時間戳時數(shù)據(jù)處理沒有那么密集，因為FPGA或處理器僅在各數(shù)據(jù)集中尋找一個時間標記。使用這個時間標記，設計人員得以將數(shù)據(jù)對齊并可針對各轉換器路徑從已定義的同步點運行算法。無需擔心從各轉換器橫跨無數(shù)個轉換器/FPGA對到其各自FPGA的走線長度的距離。這種路由可能橫跨多個電路板，使得它在應用設計中更加有幫助。本文就同步高速GSPS轉換器時遵循的基本設計規(guī)則、需要采取的測試步驟、以及預期的最后結果給出了指導。

關于JESD204B的注意事項
AD9625是12位2.5 GSPS高速ADC，具有遵循JESD204B標準的串行輸出。在JESD204B標準內，有多個基于不同目的而優(yōu)化的子類。若要了解關于JESD204B的更多細節(jié)，請參閱子類完整列表。

AD9625使用子類1，它對于如何執(zhí)行這種同步方法非常關鍵。子類1使用SYSREF信號來對齊串行輸出數(shù)據(jù)。將SYSREF信號輸入轉換器的輸出數(shù)據(jù)中。這個配置使得SYSREF可與轉換時鐘同步，并確保分配的各SYSREF信號同時到達各轉換器。這會產生將置于JESD204B串行輸出數(shù)據(jù)中的標記或時間戳，其顯示應開始同步數(shù)據(jù)分析的確切點。

AD9625提供兩種使用這個標記的方案。設計人員可以使用屬于整個16位JESD字一部分的單獨控制位或者用SYSREF時間戳代替轉換器的LSB。應注意到，本文所述測試使用LSB方案。還必須注意，這些控制位的實施方案以及使用這些控制位來同步多個轉換器的方式并不屬于JESD規(guī)范。JESD字中各控制位的名稱由各轉換器設計自行確定，各轉換器有所相同。

測試設置

圖1中的設置顯示如何同步兩個轉換器。理論上，可同步的轉換器數(shù)目不受限制。首先正確設計AD9625電路板，如圖2和圖3所示，測試設置需要以下設備：
? 兩臺運行Windows?操作系統(tǒng)的標準臺式機/筆記本電腦
? 兩個Xilinx? VC707開發(fā)套件
? 兩個AD9625 FMC電路板，AD-FMCADC2-EBZ
? Tektronix HFS 9009脈沖發(fā)生器和激勵系統(tǒng)
? 兩個采用B22低相位噪聲方案的Rohde & Schwarz? SMA100A信號產生器
? T用于時鐘和SYSREF連接的兩個24 GHz匹配RF電纜

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圖1. 測試設置及其主要互連框圖

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圖2.具有同步連接的AD9625 FMC電路板(AD-FMCADC2-EBZ)

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圖3. AD-FMCADC2-EBZ連接到VC707 Xilinx開發(fā)板上的FMC1, HPC卡槽

信號發(fā)生器(SMA100A)針對各轉換器提供2.5 GHz的采樣時鐘。接著通過使用5350–244 Picosecond Pulse Labs功率分配器，將單一輸出分成兩個時鐘。然后將一對相位和長度匹配電纜自兩個分輸出連接至各AD9625板。這確保時鐘將在到達各轉換器時同步。

脈沖發(fā)生器(HFS 9009)的任務是產生SYSREF信號。特別針對這個任務來選擇脈沖發(fā)生器，因為它提供的多個差分信號有相當?shù)偷亩秳?，且能夠使一個差分輸出相對于另一個差分輸出偏斜，從而能夠根據(jù)需要相對于采樣時鐘移動SYSREF信號的位置以確保遵從設置和保持時間要求。

接下來，也必須采用與采樣時鐘相同的方式來分割模擬輸入。使用具有一對相位匹配電纜的另一個功率分配器確保兩個模擬輸入信號同時到達各轉換器的輸入端。

AD9625 (AD-FMCADC2-EBZ)電路板經(jīng)由HPC FMC連接器連接至VC707評估平臺。使用Xilinx ChipScope和SDK軟件工具，與VC707實現(xiàn)接口，并實施時間戳程序和捕獲數(shù)據(jù)。

測試程序

若要手動觸發(fā)SYSREF，將脈沖發(fā)生器激活，針對各轉換器對齊SYSREF信號。一旦檢測到SYSREF標記，各FPGA將執(zhí)行數(shù)據(jù)捕獲，如圖4所示。

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圖4. 顯示借助SYSREF而觸發(fā)的數(shù)據(jù)捕獲的Xilinx ChipScope屏幕截圖

各紅線表示LSB SYSREF標記，而藍色波形顯示實際捕獲的數(shù)據(jù)。如上所示成功捕獲數(shù)據(jù)后，將會導出數(shù)據(jù)采用MATLAB ?進行處理。

同步結果

采用MATLA分析導出的原始數(shù)據(jù)之后，來自各ADC的時域重構數(shù)據(jù)彼此疊加，可繪制出曲線(圖5)。

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圖5. 時域原始數(shù)據(jù)的MATLAB重構

圖6顯示圖5中上升沿的放大圖。水平軸代表采樣。藍線和紅線代表兩個獨立、同步的ADC/FPGA數(shù)據(jù)集，二者之間的差異看起來比一個采樣偏差小。

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圖6. 圖5上升沿的放大圖

表1列出了采樣相位變化的子集，它與圖1中采用710 MHz模擬輸入的測試配置設置有關。

表1：采樣相位變化的子集

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表1的測試結果顯示以710 MHz運行的模擬輸入及三個獨立捕獲產生準確度差不多的結果。同樣，各結果同步后在±0.5個采樣范圍內。應注意，在測試設置中相位鎖定兩個源信號非常重要，目的是提供同步采樣時鐘和SYSREF輸入。若這兩個邊沿在時間上相對于彼此自由移動，未進行相位鎖定，那么據(jù)統(tǒng)計，預測最終會經(jīng)常違背設置和保持時間。

借助市場上即將出現(xiàn)的新型JESD204時鐘分配IC，像HMC7044、AD9525和AD9528，這將自動實現(xiàn)各時鐘和SYSREF輸入的相位鎖定。

結論

使用這種測試設置方法證明，可以用JESD204B高速串行數(shù)字接口并利用SYSREF和時間戳方法來同步兩個AD9625 12位2.5 GSPS ADC使得同步結果好于一個采樣精度。雖然這種方法使用很多笨重的臺式測試設備，但很快就可以使用ADI公司新發(fā)布的時鐘器件來實施相同的同步設置，從而實現(xiàn)更簡單的解決方案。

除了提供兩個轉換器同步方法，本文還提出可將此概念擴展為整合多個轉換器，諸如雷達、電子戰(zhàn)以及軍事通信應用之類的應用也將大大獲益于這種GSPS速度優(yōu)勢。