串行外設(shè)接口 (SPI) 是一種設(shè)備間總線協(xié)議，可在主設(shè)備和多個從設(shè)備之一之間提供快速、同步和全雙工通信。主設(shè)備(例如 MCU 或 FPGA)驅(qū)動時鐘并選擇從設(shè)備(例如 ADC 或數(shù)字輸出驅(qū)動器)進行尋址。

每個 SPI 設(shè)備都包含一個移位寄存器和控制電路，因此所選設(shè)備可以同時發(fā)送和接收信號。SPI通信中使用了四種信號，如圖1所示：

? SCLK： 所有設(shè)備使用的同步時鐘。主機驅(qū)動這個時鐘，從機接收它。請注意，SCLK 可以被門控，不需要在 SPI 事務(wù)之間驅(qū)動。

? MOSI： 主輸出，從屬輸入。也稱為主站上的 DO 或從站上的 DI。這是主機驅(qū)動到 SPI 總線上所有從機的主要數(shù)據(jù)線。只有選定的從機時鐘來自 MOSI 的數(shù)據(jù)。

? MISO： 主輸入，從輸出。在主設(shè)備上也稱為 DI，在從設(shè)備上也稱為 DO。這是由所選從設(shè)備驅(qū)動到主設(shè)備的主數(shù)據(jù)線。只有選定的從機可以驅(qū)動該信號。

? CS： 片選。該信號對每個從站都是唯一的。激活時(通常為低電平)，所選從機必須根據(jù) SCLK 轉(zhuǎn)換驅(qū)動 MISO。

圖 1：主從 SPI 連接。

隔離設(shè)計挑戰(zhàn)

對于許多工業(yè)控制應(yīng)用，數(shù)字處理器內(nèi)核 (MCU) 和 I/O 模塊設(shè)備之間的通信路徑必須隔離。隔離有助于最大限度地減少噪聲和接地回路問題。此外，它還為昂貴的控制單元(如 MCU 和 FPGA)提供保護。

傳統(tǒng)的信號隔離方法是使用光耦合器。然而，一些缺點使光耦合器不適用于現(xiàn)代高速 SPI 數(shù)據(jù)傳輸應(yīng)用。光耦合器體積龐大，會引入較長的傳播延遲，并導(dǎo)致高功耗。因此，更小的 CMOS 電容數(shù)字隔離芯片現(xiàn)在已經(jīng)取代了光耦合器。

然而，使用數(shù)字隔離器本身并不是靈丹妙藥。為了使數(shù)字隔離器有效地用于高速 SPI 通信，它們必須滿足幾個具有挑戰(zhàn)性的電壓和時序參數(shù)。

通常，隔離器的模擬域和數(shù)字域中的電壓處于不同的水平。因此，要使隔離器有效，它必須能夠在模擬和數(shù)字域中的寬電壓范圍內(nèi)工作。

此外，由于 SPI 是事實上的 標(biāo)準(zhǔn)而不是正式的標(biāo)準(zhǔn)，因此沒有明確定義的時鐘頻率。盡管許多傳統(tǒng)設(shè)備可能使用 5–10 MHz 范圍內(nèi)的時鐘頻率，但較新的設(shè)備具有更快的數(shù)據(jù)傳輸要求，使用 50 和 75 MHz 之間的時鐘頻率。有效的隔離器必須能夠在如此寬的 SPI 頻率范圍內(nèi)工作。

通過在主設(shè)備和從設(shè)備之間放置一個數(shù)字隔離器，會為 SPI 總線創(chuàng)建額外的信號延遲。主機使用時鐘上升沿發(fā)送數(shù)據(jù)，下降沿采樣從機發(fā)回的數(shù)據(jù)。

因此系統(tǒng)設(shè)計人員需要檢查時序預(yù)算，以確保隔離器傳播延遲不違反主控對采樣 MISO 的時序要求。否則，主設(shè)備將失去同步或在接收和發(fā)送的數(shù)據(jù)中引入錯誤，如圖2所示。

圖 2：由于隔離器延遲導(dǎo)致的時序失配。

單個數(shù)字隔離器部件可能包含多個隔離通道——通常在 1 到 4 個之間。因此，隔離器通道之間的延遲匹配至關(guān)重要。否則，可能會引入傳播延遲偏斜。因此，在例如時鐘通過隔離器的一個通道傳輸而數(shù)據(jù)通過另一個通道傳輸?shù)那闆r下，這一點至關(guān)重要。

最后，在電路中添加數(shù)字隔離器將不可避免地導(dǎo)致電流消耗增加。有效的隔離器不應(yīng)過多地增加功率預(yù)算，以避免在小型外殼中散熱。

解決電壓和時序問題

以 FPGA 和 ADC 之間的典型隔離高速 SPI 通信電路為例，如圖 3 所示。ADC 使用兩個數(shù)字隔離器與 FPGA 隔離。SCLK 將來自 FPGA 的數(shù)據(jù) (MOSI) 提供給 ADC。在 ADC 的輸入端，隔離 SCLK 表示為 CLK，隔離 MOSI 表示為 DIN。

圖 3：典型的高速 SPI 隔離電路。

在低速 SPI 通信期間，主時鐘還用于為反向傳輸?shù)臄?shù)據(jù) (MISO) 提供時鐘。為了補償主時鐘 (SCLK) 已經(jīng)被正向隔離延遲的事實，當(dāng)從 ADC 到 FPGA 的反向時鐘數(shù)據(jù)時，會返回 CLK 的副本(隔離的 SCLK) . 它確保 CLK 和 DOUT 的時序在它們被隔離并分別作為 RETURN_SCLK 和 MISO 到達 FPGA 時仍然同步。

因此，要使這種安排成功，必須不僅具有低隔離器傳播延遲和低通道間偏移，而且還具有低部件間偏移。因此，CMOS 數(shù)字隔離器應(yīng)專門設(shè)計為滿足這些要求，并確保電路布置能夠成功實現(xiàn)，以在高速 SPI 通信中提供隔離(圖 4)。

圖 4：時鐘返回主機的時序。

圖 3所示的 MAX14934/35/36 和 MAX12930/31 系列數(shù)字隔離器 基于 Maxim 專有的電容隔離技術(shù)。它們提供高隔離電壓保護(高達 5 kV rms)，同時還支持高達 150 Mbps 的數(shù)據(jù)速率。這些器件在寬電源電壓范圍(1.71 V 至 5.5 V)內(nèi)工作，典型傳播延遲為 5 ns(最大值為 7.5 ns)。

1 ns 的最大脈沖寬度失真——加上 0.9 ns 的最大通道間偏移和 3 ns 的最大部件間偏移——確保在高速 SPI 通信電路中可靠運行。此外，通過提供四通道 (MAX14934/35/36) 和雙通道 (MAX12930/31) 選項，這些數(shù)字隔離器還可用于可編程邏輯控制器 (PLC)、電信和醫(yī)療儀器應(yīng)用。

審核編輯：湯梓紅