完善資料讓更多小伙伴認(rèn)識(shí)你,還能領(lǐng)取20積分哦,立即完善>
此DS90UA102-Q1解串器,與DS90UA101-Q1串行器一同使用,為多通道音頻系統(tǒng)中數(shù)字音頻分配提供了一個(gè)解決方案它在一個(gè)單條屏蔽雙絞線或同軸電纜上借助一個(gè)嵌入式時(shí)鐘用高速已串化接口接收數(shù)據(jù)。這個(gè)串行總線系統(tǒng)配置在鏈路上支持高速數(shù)據(jù)正向傳輸和低速雙向控制通道。數(shù)字音頻,通用IO和一個(gè)單差分對(duì)上控制信號(hào)的聯(lián)合使用減少了互連尺寸和重量,同時(shí)也減少了與偏斜和系統(tǒng)延遲相關(guān)的設(shè)計(jì)問(wèn)題。
此DS90UA102-Q1解串器提取時(shí)鐘,并將來(lái)自高速低壓差分信令的信號(hào)電平位移至單端LVCMOS。此器件輸出多達(dá)8個(gè)數(shù)字音頻數(shù)據(jù)通道,字/幀同步,位時(shí)鐘和系統(tǒng)時(shí)鐘。
四個(gè)專用的通用輸入引腳和四個(gè)通用輸出引腳可靈活地實(shí)現(xiàn)與遠(yuǎn)程器件之間的控制和中斷信號(hào)傳輸。
串行輸入數(shù)據(jù)流的自適應(yīng)均衡為線纜的傳輸質(zhì)損耗提供補(bǔ)償,并減少了介質(zhì)引入的確定性抖動(dòng)。
| ? |
|---|
| Function |
| Color Depth (bpp) |
| Pixel Clock Min (MHz) |
| Pixel Clock (Max) (MHz) |
| Input Compatibility |
| Output Compatibility |
| Features |
| Signal Conditioning |
| EMI Reduction |
| Diagnostics |
| Total Throughput (Mbps) |
| Rating |
| Operating Temperature Range (C) |
| Package Group |
| Package Size: mm2:W x L (PKG) |
| Pin/Package |
| ? |
| DS90UA102-Q1 | DS90UA101-Q1 |
|---|---|
| Deserializer ? ? | Serializer ? ? |
| 8 ? ? | 8 ? ? |
| 10 ? ? | 10 ? ? |
| 50 ? ? | 50 ? ? |
| FPD-Link III LVDS ? ? | LVCMOS ? ? |
| LVCMOS ? ? | FPD-Link III LVDS ? ? |
| CRC Dedicated GPIO FPD-Link III Coax I2C Config I2S Audio TDM Audio ? ? | CRC Dedicated GPIO FPD-Link III Coax I2C Config I2S Audio TDM Audio ? ? |
| Adaptive Equalizer Programmable Equalizer ? ? | ? |
| LVDS SSCG Staggered Outputs ? ? | LVDS SSC Compatible ? ? |
| BIST ? ? | BIST ? ? |
| 600 ? ? | 600 ? ? |
| Automotive ? ? | Automotive ? ? |
| -40 to 105 ? ? | -40 to 105 ? ? |
| WQFN ? ? | WQFN ? ? |
| 48WQFN: 49 mm2: 7 x 7(WQFN) ? ? | 32WQFN: 25 mm2: 5 x 5(WQFN) ? ? |
| 48WQFN ? ? | 32WQFN ? ? |