（文章來源：21IC中國電子網(wǎng)）

據(jù)Semico統(tǒng)計(jì)，FPGA市場正在逐年增長，而復(fù)合年均增長率高達(dá)38.4%，至2023年將具有55億-60億美元的規(guī)模。Achronix Semiconductor 總裁兼首席執(zhí)行官Robert Blake表示對于FPGA近年的市場增長非常興奮，相信在龐大高速增長的市場中新產(chǎn)品將有出色的表現(xiàn)。

據(jù)統(tǒng)計(jì)，約有25%的企業(yè)選擇入局AI/ML以保持企業(yè)自身的競爭力，未來兩年內(nèi)，將會有接近四分之三的企業(yè)會布局AI。而AI方面，算法仍在不斷演進(jìn)，數(shù)值精度選擇越來越多樣性，但僅依賴數(shù)據(jù)格式的轉(zhuǎn)變降低能耗的方法已接近瓶頸，市場需要更具有高效計(jì)算力、高效大帶寬的數(shù)據(jù)運(yùn)送能力、豐富儲緩存能力的最高能效比的廣適應(yīng)性平臺。

除此之外，Speedster7t FPGA具有革命性的新型二維片上網(wǎng)絡(luò)（2D NoC）和一系列針對高帶寬和人工智能/機(jī)器學(xué)習(xí)（AI / ML）應(yīng)用進(jìn)行了優(yōu)化的新型機(jī)器學(xué)習(xí)處理器（MLP）。另外，值得一提的是，Speedster7t FPGA還具有滿足未來AI/ML需求所需的超高帶寬接口，包括400G以太網(wǎng)端口、用于數(shù)據(jù)傳輸?shù)腜CI Express Gen5端口以及用于業(yè)界最靈活、低成本、高帶寬存儲的GDDR6控制器。

利用四個(gè)架構(gòu)代系的硬件和軟件開發(fā)基礎(chǔ)上的創(chuàng)新和積淀，客戶可以擁有更快的設(shè)計(jì)周期、更好的設(shè)計(jì)表現(xiàn)，另外，還可以降低設(shè)計(jì)中的風(fēng)險(xiǎn)、減少所需設(shè)計(jì)面積。

Blake表示：“我們正處于智能化、自學(xué)習(xí)計(jì)算的高增長階段的早期，這種計(jì)算將廣泛影響我們?nèi)盏某Ｉ?。?Semico Research公司ASIC和SoC首席市場分析師Rich Wawrzyniak表示：“全新的系列產(chǎn)品是創(chuàng)新性芯片架構(gòu)實(shí)現(xiàn)爆發(fā)的一個(gè)卓越案例，創(chuàng)造該架構(gòu)的目的是直接面向AI應(yīng)用處理大量的數(shù)據(jù)。”

如今，為了適應(yīng)當(dāng)前應(yīng)用的高速發(fā)展，大多公司的設(shè)計(jì)團(tuán)隊(duì)開始選擇全新的方案。眾所周知，ASIC具有高性能、低功耗的優(yōu)勢，但相對來說，其內(nèi)核執(zhí)行外的任何算法都是凍結(jié)的，所以FPGA的高靈活性、高適應(yīng)性相比來說更具優(yōu)勢。那么，有沒有一款產(chǎn)品即具有FPGA的適應(yīng)性，也兼顧ASIC的超高表現(xiàn)力？

Speedster7t FPGA系列產(chǎn)品正是將二者相融合，利用臺積電（TSMC）7nm技術(shù)，構(gòu)建出全新的具有高性能、低功耗、高靈活性、高適應(yīng)性的FPGA+。

假若將400G內(nèi)容傳送到以太網(wǎng)比作在傳送帶上傳送，影響傳輸?shù)某藗魉蛶俣?，還有盒子的大小。傳輸速度需要足夠快確保來得及裝包，而越大的盒子也會降低效率。傳統(tǒng)FPGA在傳輸400G內(nèi)容時(shí)，無論如何調(diào)整傳輸大小和傳輸頻率，也無法達(dá)到以太網(wǎng)的傳輸曲線。所以對于傳統(tǒng)FPGA幾乎無法滿足超高速的傳輸條件。

來自Speedster7t高速I / O和存儲器端口的數(shù)萬兆比特?cái)?shù)據(jù)很容易淹沒傳統(tǒng)FPGA面向比特位的可編程互連邏輯陣列的路由容量，而Speedster7t架構(gòu)包含一個(gè)可橫跨和垂直跨越FPGA邏輯陣列的創(chuàng)新性的、高帶寬的二維片上網(wǎng)絡(luò)（NOC），它們連接到所有FPGA的高速數(shù)據(jù)和存儲器接口。

它們就像疊加在FPGA互連這個(gè)城市街道系統(tǒng)上的空中高速公路網(wǎng)絡(luò)一樣，Speedster7t的NoC支持片上處理引擎之間所需的高帶寬通信。NoC中的每一行或每一列都可作為兩個(gè)256位實(shí)現(xiàn)，單向的、行業(yè)標(biāo)準(zhǔn)的AXI通道，工作頻率為2Ghz，同時(shí)可為每個(gè)方向提供512 Gbps的數(shù)據(jù)流量。

通過在Speedster中實(shí)現(xiàn)專用二維 NoC，極大地簡化了高速數(shù)據(jù)移動，并確保數(shù)據(jù)流可以輕松地定向到整個(gè)FPGA結(jié)構(gòu)中的任何自定義處理引擎。最重要的是，NOC消除了傳統(tǒng)FPGA使用可編程路由和邏輯查找表資源在整個(gè)FPGA中移動數(shù)據(jù)流中出現(xiàn)的擁塞和性能瓶頸。這種高性能網(wǎng)絡(luò)不僅可以提高Speedster7t FPGA的總帶寬容量，還可以在降低功耗的同時(shí)提高有效LUT容量。

傳統(tǒng)FPGA使用DSP模塊有著相對有限的表現(xiàn)力，具體表現(xiàn)在不高效的數(shù)值精度支持、需要消耗額外邏輯和Memory資源、性能受限于FPGA布線。

Speedster7t FPGA搭載全新的機(jī)器學(xué)習(xí)處理器（MLP），將計(jì)算、存儲和程序集于一身，使其支持陣列式乘累積計(jì)算架構(gòu)、內(nèi)嵌緩存、可配置以支持演進(jìn)中算法、支持廣泛各種不同整點(diǎn)和浮點(diǎn)格式。大規(guī)模的可編程計(jì)算單元平行陣列是其核心，可提供業(yè)界最高的、基于FPGA的計(jì)算密度，另外，也具有最高的能效比。

MLP是高度可配置的、計(jì)算密集型的單元模塊，可支持4到24位的整點(diǎn)格式和高效的浮點(diǎn)模式，包括對TensorFlow的16位格式的支持，以及可使每個(gè)MLP的計(jì)算引擎加倍的增壓塊浮點(diǎn)格式的直接支持。

MLP與嵌入式存儲器模塊緊密相鄰，通過消除傳統(tǒng)設(shè)計(jì)中與FPGA布線相關(guān)的延遲，來確保以750 MHz的最高性能將數(shù)據(jù)傳送到MLP。這種高密度計(jì)算和高性能數(shù)據(jù)傳輸?shù)慕Y(jié)合使得處理器邏輯陣列能夠提供基于FPGA的最高可用計(jì)算能力以每秒萬億次運(yùn)算數(shù)量為單位（TOPS，Tera-Operations Per Second）。

高性能計(jì)算和機(jī)器學(xué)習(xí)系統(tǒng)的關(guān)鍵之處是高片外存儲器帶寬，從而為多個(gè)數(shù)據(jù)流提供存儲源和緩沖。 Speedster7t器件是唯一支持GDDR6存儲器的FPGA，該類存儲器是具有最高帶寬的外部存儲器件。每個(gè)GDDR6存儲控制器都能夠支持512 Gbps的帶寬，Speedster7t器件中有多達(dá)8個(gè)GDDR6控制器，可以支持4 Tbps的GDDR6累加帶寬，并且以很小的成本就可提供與基于HBM的FPGA等效存儲帶寬。

“美光（Micron）樂于攜手Achronix去實(shí)現(xiàn)全球第一個(gè)面向高帶寬存儲需求而直接加載了GDDR6的FPGA產(chǎn)品，”美光計(jì)算與聯(lián)網(wǎng)業(yè)務(wù)部營銷副總裁Mal Humphrey。“像這樣的創(chuàng)新的和可擴(kuò)展的解決方案將推動人工智能領(lǐng)域內(nèi)的差異化，其中異構(gòu)計(jì)算可選方案與高性能的存儲是加速獲得數(shù)據(jù)內(nèi)涵的必需部分?！?/p>

非凡的存儲帶寬需要好的“后衛(wèi)”才能真正發(fā)揮出其性能。Speedster7t器件包括業(yè)界最高性能的接口端口，以支持極高帶寬的數(shù)據(jù)流。Speedster7t器件擁有多達(dá)72個(gè)業(yè)界最高性能的SerDes，可以達(dá)到1到112 Gbps的速度。還有帶有前向糾錯（FEC）的硬件400G以太網(wǎng)MAC，支持4x 100G和8x 50G的配置，以及每個(gè)控制器有8個(gè)或16個(gè)通道的硬件PCI Express Gen5控制器。
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