降低功耗對(duì)于高速、DSP 密集型系統(tǒng)設(shè)計(jì)越來(lái)越重要。例如，在通信系統(tǒng)中，通信必須在周期性突發(fā)中啟用，從而消除放大器和系統(tǒng)其余部分的恒定功率使用。在傳感器網(wǎng)絡(luò)中，要求是定期關(guān)閉有源傳感器（即，用于交通圖像或天氣傳感器），或?qū)⑵浯蜷_(kāi)（即，在發(fā)生地震時(shí)），并在返回設(shè)備之前突發(fā)上傳信息進(jìn)入睡眠模式。在通常具有相對(duì)較低的采樣率的醫(yī)療監(jiān)測(cè)設(shè)備中，需要低功耗特性來(lái)實(shí)現(xiàn)周期性操作，作為將功耗降至最低的一種手段，手持便攜式解決方案也是如此。

對(duì)于功耗敏感的 DSP 密集型系統(tǒng)設(shè)計(jì)，設(shè)計(jì)人員不僅必須提供最低的靜態(tài)功耗，還必須關(guān)注盡可能低的總功耗，尤其是在高頻和高溫下?，F(xiàn)場(chǎng)可編程門(mén)陣列 （FPGA） 通過(guò)全面降低功耗的方法來(lái)實(shí)現(xiàn)這一目標(biāo)。這種方法包括工藝技術(shù)、架構(gòu)和可配置邏輯的設(shè)計(jì)，以及包括 SERDES、DDR2/3 和 DSP 模塊在內(nèi)的嵌入式功能，并包含進(jìn)一步降低功耗的特殊功耗模式，甚至低于靜態(tài)功率。本文重點(diǎn)介紹 FPGA 技術(shù)的發(fā)展，以解決低功耗 DSP 密集型系統(tǒng)設(shè)計(jì)的 DSP 挑戰(zhàn)。

FPGA演進(jìn)

在過(guò)去的二十年中，許多先進(jìn)的 CPU 和 MCU 構(gòu)建了各種省電模式，以解決 DSP 密集型設(shè)計(jì)中更高頻率和更高集成度所帶來(lái)的功耗挑戰(zhàn)。只有最先進(jìn)的 FPGA 才能提供類(lèi)似的高級(jí)低功耗功能，同時(shí)支持更高頻率的設(shè)備。直到最近，F(xiàn)PGA 才面世，解決了早期基于 SRAM 的解決方案的泄漏問(wèn)題，同時(shí)還提供了對(duì)低功耗模式的訪問(wèn)，以實(shí)現(xiàn)額外的節(jié)能功能。

一般來(lái)說(shuō)，三個(gè)功率組件在總功耗中發(fā)揮著重要作用，因?yàn)樗c FPGA 功率預(yù)算相關(guān)：靜態(tài)功率、動(dòng)態(tài)功率和浪涌功率。必須有效管理這三個(gè)組件以實(shí)現(xiàn)最低功耗。

管理這些組件需要固有的低泄漏電流——如果 FPGA 要支持 DSP 密集型設(shè)計(jì)的功率要求，這是一個(gè)重要屬性。與使用 SRAM 單元的 FPGA 相比，基于閃存的 FPGA 解決方案在這方面具有優(yōu)勢(shì)，因?yàn)榛陂W存的 FPGA 使用單個(gè)晶體管（而不是六個(gè)）構(gòu)建，并且配置和浪涌（上電期間）功率均為零。SRAM FPGA 在未配置狀態(tài)下上電，需要完成初始上電和復(fù)位序列。起初，各種配置位處于未知狀態(tài)，需要在每次上電時(shí)進(jìn)行初始化。因此，會(huì)產(chǎn)生電流浪涌，該浪涌可能會(huì)在幾百微秒內(nèi)產(chǎn)生高達(dá)數(shù)安培的尖峰，從而導(dǎo)致電源涌入（參見(jiàn)圖 1）。

圖 1：在設(shè)備啟動(dòng)和配置基于閃存的 FPGA 時(shí)消除了數(shù)百毫瓦 （mW） 的功率。為了避免大電流尖峰，SRAM FPGA 需要復(fù)雜的電源排序，增加了組件成本和空間。

為了減輕這種電流尖峰，許多 SRAM FPGA 為系統(tǒng)增加了復(fù)雜的電源排序要求。另一方面，基于非易失性閃存的 FPGA 不需要外部配置設(shè)備來(lái)實(shí)現(xiàn)可重編程性，從而消除了設(shè)備啟動(dòng)時(shí)的數(shù)百毫瓦 （mW） 以及對(duì)外部設(shè)備進(jìn)行緩解的需求。在某些情況下，與基于 SRAM 的解決方案相比，基于閃存的 FPGA 可以提供比基于 SRAM 的解決方案低 1，000 倍的每個(gè)單元的泄漏，同時(shí)具有超低靜態(tài)電流和無(wú)需外部設(shè)備進(jìn)行緩解的優(yōu)勢(shì)。

除了基于閃存的 FPGA 固有的低功耗要求外，還可以利用其他特性來(lái)進(jìn)一步降低功耗。當(dāng)今基于閃存的 FPGA 將硬核 IP 塊和 FPGA 結(jié)合在一個(gè)芯片上，并將該 FPGA 與全功能微控制器系統(tǒng)、增強(qiáng)的 FPGA 結(jié)構(gòu)以及高速串行和存儲(chǔ)器接口集成在一起。其他注重功耗的功能和其他功能包括：

SERDES 增強(qiáng)功能：最新的 FPGA 將每個(gè) SERDES 通道的每 Gbps 功率降低至低至 13mW，與具有類(lèi)似功能的其他成本優(yōu)化 FPGA 解決方案相比，可降低多達(dá) 5 倍。

在更小的設(shè)備中集成許多不同的硬核 IP 和其他資源：通過(guò)包含更多 I/O、收發(fā)器、PCI Express 端點(diǎn)和高性能內(nèi)存子系統(tǒng)，可以在更小、更低功耗的設(shè)備中提供更多功能。

嵌入式 RAM 和數(shù)學(xué)塊：閃存 FPGA 包括用于密集 DSP 應(yīng)用的內(nèi)置硬 RAM 塊和數(shù)學(xué)塊。此外，這些模塊以高性能水平提供低功耗。

具有固有低功耗的嵌入式處理器子系統(tǒng)：一些子系統(tǒng)提供多種低功耗模式，包括睡眠模式和深度睡眠模式。使用低功耗模式可以快速停止和啟動(dòng) FPGA 架構(gòu)和相關(guān) I/O，同時(shí)保留 FPGA 架構(gòu)的狀態(tài)并顯著降低功耗。進(jìn)入睡眠模式大約需要 100 微秒，退出大約需要 100 微秒。在此期間，F(xiàn)PGA 的狀態(tài)得以保持，以便在退出時(shí)，設(shè)備繼續(xù)從其停止的位置運(yùn)行。

使用額外的工具來(lái)最小化功耗：用戶(hù)可以通過(guò)使用各種工具來(lái)計(jì)算功耗曲線(xiàn)以及智能布局規(guī)劃和功耗優(yōu)化布局和布線(xiàn)，從而進(jìn)一步優(yōu)化他們的設(shè)計(jì)以降低功耗。

所有這些降低功耗的特性和功能在高速、DSP 密集型系統(tǒng)設(shè)計(jì)中尤為重要。

DSP設(shè)計(jì)的挑戰(zhàn)

DSP 密集型系統(tǒng)設(shè)計(jì)需要復(fù)雜的算術(shù)計(jì)算、高內(nèi)存帶寬要求以及具有動(dòng)態(tài)重新配置的高速串行傳輸。這些要求在高性能水平上消耗大量功率。新一代 FPGA 必須能夠以盡可能低的功耗滿(mǎn)足這些要求，并且不會(huì)影響性能。DSP 系統(tǒng)設(shè)計(jì)人員在其設(shè)計(jì)中使用了許多不同的構(gòu)建模塊（乘法器、存儲(chǔ)器、收發(fā)器等），并且根據(jù)所使用的 FPGA，不同系統(tǒng)架構(gòu)實(shí)現(xiàn)的功耗可能存在顯著差異。

所有 FPGA 都將硬乘法器作為基本計(jì)算單元，并且在整個(gè)系統(tǒng)功率預(yù)算內(nèi)的總功率中發(fā)揮著至關(guān)重要的作用。為了研究這一點(diǎn)，Microsemi 對(duì)具有不同架構(gòu)的有限脈沖響應(yīng) （FIR） 濾波器進(jìn)行了研究，并根據(jù)乘法器數(shù)量與工作頻率的關(guān)系分析了每個(gè)濾波器的功耗。

FIR 濾波器是一種 DSP 模塊，經(jīng)常用于去除不需要的噪聲，同時(shí)提高信號(hào)質(zhì)量，或在各種應(yīng)用中調(diào)整信號(hào)頻譜。有幾種 FIR 濾波器架構(gòu)，包括轉(zhuǎn)置和收縮（有或沒(méi)有對(duì)稱(chēng)性）。這兩種架構(gòu)中的每一種都具有與總初始延遲、DSP 模塊數(shù)量、吞吐量或性能以及流水線(xiàn)寄存器數(shù)量相關(guān)的特殊特性。兩種架構(gòu)之間的差異如圖 4 所示，它顯示了轉(zhuǎn)置和收縮 16-Tap FIR 的對(duì)稱(chēng)版本。

圖 4：對(duì)稱(chēng)轉(zhuǎn)置和收縮 16-Tap FIR 中使用的架構(gòu)比較。

總結(jié)一下兩種架構(gòu)的區(qū)別，脈動(dòng)架構(gòu)使用流水線(xiàn)階段，減少輸入扇出以增加操作頻率；但與此同時(shí)，N-Tap 收縮 FIR 的初始延遲為 （2*N -2） 個(gè)周期。相比之下，雖然轉(zhuǎn)置架構(gòu)以較低的頻率運(yùn)行，但它們的初始延遲更好（N-1 個(gè)周期）并且它們使用的順序資源更少。這些架構(gòu)還有其他問(wèn)題需要考慮。最重要的因素之一是濾波器的穩(wěn)定性，特別是當(dāng)有大量抽頭并且必須考慮加權(quán)特征時(shí)。例如，在需要回聲消除的語(yǔ)音處理應(yīng)用中，在存在大部分回聲的近端，權(quán)重需要更高，而在回聲較少的后面的濾波器抽頭上的權(quán)重需要更低。

FPGA 功耗可能會(huì)因使用的架構(gòu)而有很大差異。在一項(xiàng)研究中，使用了功耗估計(jì)工具，并在不同溫度下對(duì) 32、64 和 128 抽頭轉(zhuǎn)置 FIR 實(shí)現(xiàn)的 FPGA 開(kāi)發(fā)套件進(jìn)行了實(shí)際硅測(cè)量。研究表明，如果設(shè)計(jì)和實(shí)施得當(dāng)，F(xiàn)PGA 可以顯著降低功耗。此外，這些節(jié)省在較低頻率和高溫下更為顯著。另一個(gè)重要發(fā)現(xiàn)是，對(duì)于性能最好的 FPGA，功耗與抽頭數(shù)量成線(xiàn)性關(guān)系。換句話(huà)說(shuō)，當(dāng)抽頭數(shù)量較少時(shí)，一些性能較差的 FPGA 的功耗數(shù)據(jù)更差，而在另一些情況下，當(dāng)抽頭數(shù)量較多時(shí)，功耗數(shù)據(jù)更差。這可能是由于架構(gòu)問(wèn)題。

圖 5：來(lái)自不同 FPGA 供應(yīng)商的 32、64、128 抽頭 FIR 總功率值。

結(jié)論

當(dāng)今以 DSP 為中心的系統(tǒng)設(shè)計(jì)面臨著越來(lái)越大的壓力，需要在各種應(yīng)用中最大限度地降低功耗。通過(guò)降低總功耗而不僅僅是靜態(tài)功耗，當(dāng)今基于閃存的 FPGA 技術(shù)在實(shí)現(xiàn)下一代高速、DSP 密集型系統(tǒng)設(shè)計(jì)方面發(fā)揮著關(guān)鍵作用，這些設(shè)計(jì)必須以不斷縮小的外形尺寸提供高算法性能和最低可能的功耗。

作者：Govind Krishnan，Hichem Belhadj ，Madhubabu Anumukonda

審核編輯：郭婷