以太網到多路E1適配電路設計及FPGA實現(xiàn)

摘要：介紹了一種基于現(xiàn)場可編程門陣列（FPGA）的以太網數(shù)據(jù)-多路E1反向復用器同步電路設計，分析了FPGA具體實現(xiàn)過程中的一些常見問題。該設計采用VHDL硬件描述語言編程，可以實現(xiàn)以太網數(shù)據(jù)在多路E1信道中的透明傳輸，適配電路芯片內置HDB3編解碼器和數(shù)字時鐘提取電路。

關鍵詞：FPGA 反向復用 以太網數(shù)據(jù) EI信道 適配電路

　　伴隨著Internet的迅速發(fā)展，IP已經成為綜合業(yè)務通信的首選協(xié)議，其承載的信息量也在成倍增長，如何利用現(xiàn)有的電信資源組建寬帶IP網絡是近年來研究的熱點。目前，比較成熟的技術主要有IP over SDH(POS)和IP over ATM（POA）。 POS將IP包直接裝入SDH的虛容器中，通道開銷少、實現(xiàn)簡單，具有自動保護切換功能；POA的復接過程比較復雜，可以通過高系統(tǒng)開銷提供較好的服務質量保證（QOS）。從目前的市場看，各大通信設備商都推出了基于POS/POA的產品，但總體成本較高，主要面向的是一些高端應用。對于帶寬需求在十幾兆以下的點對點通信而言，上述兩種技術的優(yōu)勢并不明顯。本文介紹的適配電路將以太網數(shù)據(jù)適配到E1信道傳輸，通過配置E1信道數(shù)量控制帶寬，針對這類應用提供了一種經濟靈活的解決方案。

適配電路的一側為MII標準以太網MAC接口，采用100MHz/全雙工模式，另一側是8路E1 （HDB3）差分接口。發(fā)送方向將以太網數(shù)據(jù)封裝為HDLC幀，反向復用到1～8路可配E1信道傳輸，接收方向同步多路E1，還原出以太網數(shù)據(jù)。帶寬從 2MHz到16MHz（1～8路E1）可配，接收側多路E1之間可以容納16毫秒的延時。