STA分析是基于同步電路設(shè)計(jì)模型的，在數(shù)據(jù)輸入端，假設(shè)外部也是同時(shí)鐘的寄存器的輸出并且經(jīng)過(guò)若干組合邏輯進(jìn)入本級(jí)，而輸出也被認(rèn)為是驅(qū)動(dòng)后一級(jí)的同時(shí)鐘的寄存器。在不設(shè)置約束的情況下，純組合邏輯的輸入-》輸出不得超過(guò)一個(gè)T，否則也會(huì)被認(rèn)為是Timing violation.

　　1. Timing path

　　Timing path就是時(shí)間線。Timing就是從起始位置的時(shí)間點(diǎn)到終點(diǎn)位置的時(shí)間點(diǎn)之間的時(shí)間長(zhǎng)度。Path是指跟位置相關(guān)，即時(shí)間起始或終點(diǎn)的位置。Timing path就是某位置的某一時(shí)間點(diǎn)到另一位置的某個(gè)時(shí)間點(diǎn)。對(duì)于DFF來(lái)說(shuō)，上升沿類似于一瞬間的脈沖，只有在這短短的一瞬間，數(shù)據(jù)才允許通過(guò)。對(duì)于DFF來(lái)說(shuō)，有兩個(gè)輸入點(diǎn)：數(shù)據(jù)D和時(shí)鐘CK，有一個(gè)輸出點(diǎn)：數(shù)據(jù)Q。由于是時(shí)間比較，所以對(duì)于D和CK一定要有一個(gè)共同的起始時(shí)間點(diǎn)，如下圖中的A點(diǎn)出現(xiàn)clk上升沿的時(shí)刻。如下圖，假設(shè)我們分析DFF2的數(shù)據(jù)和時(shí)鐘到達(dá)的時(shí)間。二者共同的出發(fā)點(diǎn)是A的上升沿，因?yàn)锳位于時(shí)鐘通路上，F(xiàn)F1的時(shí)鐘經(jīng)過(guò)A點(diǎn)到達(dá)FF1-C點(diǎn)，在FF1-C上升沿打開(kāi)FF1，然后數(shù)據(jù)才能從FF1-Q輸出，進(jìn)而傳遞到FF2-D。在A點(diǎn)， FF2的時(shí)鐘沿經(jīng)過(guò)clock tree，達(dá)到FF2-C點(diǎn)。所以數(shù)據(jù)走過(guò)的路程是：

　　Data path： A-》clk_tree_buf1-》FF1-C -》 FF1-Q -》 Comb_logic -》 B

　　而對(duì)于FF2來(lái)說(shuō)只要滿足下個(gè)周期的上升沿能夠采樣即可，所以時(shí)鐘到達(dá)FF2-C的路徑是：

　　Clk path： A -》 clk_tree_buf2-》 C.