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      電子發(fā)燒友網(wǎng)>電子資料下載>可編程邏輯>基于CPLD的VHDL語言數(shù)字鐘(含秒表)設(shè)計

      基于CPLD的VHDL語言數(shù)字鐘(含秒表)設(shè)計

      2011-09-27 | doc | 95 KB | 次下載 | 免費

      資料介紹

      利用一塊芯片完成除時鐘源、按鍵、揚聲器和顯示器（數(shù)碼管）之外的所有數(shù)字電路功能。所有數(shù)字邏輯功能都在CPLD器件上用VHDL語言實現(xiàn)。這樣設(shè)計具有體積小、設(shè)計周期短（設(shè)計過程中即可實現(xiàn)時序仿真）、調(diào)試方便、故障率低、修改升級容易等特點。

      本設(shè)計采用自頂向下、混合輸入方式（原理圖輸入—頂層文件連接和VHDL語言輸入—各模塊程序設(shè)計）實現(xiàn)數(shù)字鐘的設(shè)計、下載和調(diào)試。

      cpld vhdl 數(shù)字鐘
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