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      JESD204B中自同步加擾及解擾電路設(shè)計(jì)（AD/DA傳輸協(xié)議）

      2017-10-31 | rar | 0.86 MB | 次下載 | 免費(fèi)

      資料介紹

      　　JESD204B 作為JEDEC 國際組織于2011年修訂的AD/DA 采樣數(shù)據(jù)傳輸協(xié)議叫，實(shí)現(xiàn)了多鏈路多通道串行傳輸?shù)耐絺鬏?，單通道的?shù)據(jù)傳輸速率達(dá)到12.5 Gbps，顯著提升了數(shù)據(jù)轉(zhuǎn)換器（ADC/DAC ）與邏輯設(shè)備（ASIC/FPGA）之間的數(shù)據(jù)吞吐率。JESD204B 協(xié)議將加擾處理作為發(fā)送端數(shù)據(jù)鏈路層的首個(gè)環(huán)節(jié)，對傳輸層輸人的幀數(shù)據(jù)進(jìn)行隨機(jī)化處理;在接收端方面，將解擾作為數(shù)據(jù)鏈路層的最后一個(gè)處理環(huán)節(jié)，還原數(shù)據(jù)。擾碼的作用主要分為兩個(gè)方面：其一，數(shù)據(jù)經(jīng)過加擾的隨機(jī)化處理，打亂連續(xù)相同字節(jié)間的相關(guān)性，避免物理層轉(zhuǎn)換后的模擬信號(hào)出現(xiàn)雜散頻譜，防止雜散頻譜引起的電磁干擾，減少誤碼發(fā)生的概率，增加數(shù)據(jù)傳輸?shù)臏?zhǔn)確性;其經(jīng)過隨機(jī)化的數(shù)據(jù)，其比特流中0.1分布更均勻，抑制了信號(hào)傳輸?shù)闹绷鞣至?，提高了接收端鎖相環(huán)提取信號(hào)進(jìn)行時(shí)鐘恢復(fù)的效率。

      JESD204B中自同步加擾及解擾電路設(shè)計(jì)（AD/DA傳輸協(xié)議）

      JESD204B
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