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針對(duì)內(nèi)建自測(cè)試(Built-In Self-Test,BIST)技術(shù)的偽隨機(jī)測(cè)試生成具有測(cè)試時(shí)間過(guò)長(zhǎng),測(cè)試功耗過(guò)高的缺點(diǎn),嚴(yán)重影響測(cè)試效率等問(wèn)題,提出一種低功耗測(cè)試生成方案,該方案是基于線性反饋移位寄存器(LFSR)設(shè)計(jì)的一種低功耗測(cè)試序列生成結(jié)構(gòu)——LP-TPG(Low Power Test Pattern Generator),由于CMOS電路的測(cè)試功耗主要由電路節(jié)點(diǎn)的翻轉(zhuǎn)引起,所以對(duì)LFSR結(jié)構(gòu)進(jìn)行改進(jìn),在相鄰向量間插入向量,這樣在保證原序列隨機(jī)特性的情況下,減少被測(cè)電路輸入端的跳變,以ISCAS’85基準(zhǔn)電路作為驗(yàn)證對(duì)象,組合電路并發(fā)故障仿真工具fsim,可得到平均功耗和峰值功耗的降低,從而達(dá)到降低功耗的效果。驗(yàn)證結(jié)果表明,該設(shè)計(jì)在保證故障覆蓋率的同時(shí),有效地降低了測(cè)試功耗,縮短了測(cè)試序列的長(zhǎng)度,具有一定的實(shí)用性。
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