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標(biāo)簽 > fpga
FPGA(Field-Programmable Gate Array),即現(xiàn)場可編程門陣列,它是在PAL、GAL、CPLD等可編程器件的基礎(chǔ)上進(jìn)一步發(fā)展的產(chǎn)物。它是作為專用集成電路(ASIC)領(lǐng)域中的一種半定制電路而出現(xiàn)的,既解決了定制電路的不足,又克服了原有可編程器件門電路數(shù)有限的缺點(diǎn)。
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FPGA開發(fā)的具體難度,與軟件開發(fā)有輸入、編譯、鏈接、執(zhí)行步驟對(duì)應(yīng)的就是設(shè)計(jì)輸入、綜合、布局布線、下載燒寫,F(xiàn)PGA開發(fā)只是為了確保這核心實(shí)現(xiàn)主干路每一...
2022-06-30 標(biāo)簽:fpga電路設(shè)計(jì)開發(fā)流程 4.6k 0
通訊模塊用于單片機(jī)跟外部進(jìn)行信息傳輸,比如串口通訊模塊,可以支持上位機(jī)跟單片機(jī)之間的通訊,像串口程序升級(jí)、串口調(diào)參等等。在有的系統(tǒng)中,485、CAN通訊...
先進(jìn)FPGA開發(fā)工具中的時(shí)序分析
1. 概述 對(duì)于現(xiàn)今的FPGA芯片供應(yīng)商,在提供高性能和高集成度獨(dú)立FPGA芯片和半導(dǎo)體知識(shí)產(chǎn)權(quán)(IP)產(chǎn)品的同時(shí),還需要提供性能卓越且便捷易用的開發(fā)工...
集成嵌入式平臺(tái)加速了SoC和嵌入式系統(tǒng)的軟件調(diào)試和啟動(dòng)
這種跨學(xué)科的早期研究改進(jìn)了設(shè)計(jì)硬件并加速了 SoC 和嵌入式系統(tǒng)的軟件調(diào)試和啟動(dòng)。軟件開發(fā)人員和硬件工程師都同意這是朝著正確方向邁出的一步。
基于FPGA的信號(hào)發(fā)生器系統(tǒng)結(jié)構(gòu)分析
本設(shè)計(jì)相位累加器設(shè)定為32位,正弦表數(shù)據(jù)為8位,因此在ROM查找表里的容量為232×8=34,359,738,368(bits),在理論上這可以獲得精細(xì)...
2022-06-21 標(biāo)簽:fpga寄存器信號(hào)發(fā)生器 8k 1
xilinx core generator里面的block ram介紹
CORE Generator里有很多的IP核,適合用于各方面的設(shè)計(jì)。一般來說,它包括了:基本模塊,通信與網(wǎng)絡(luò)模塊,數(shù)字信號(hào)處理模塊,數(shù)字功能設(shè)計(jì)模塊,存...
D觸發(fā)器為什么能對(duì)數(shù)據(jù)延遲一個(gè)時(shí)鐘周期
D觸發(fā)器在FPGA里用得很多,但我經(jīng)常無法理解D觸發(fā)器為什么能對(duì)數(shù)據(jù)延遲一個(gè)時(shí)鐘周期(打一拍)。下面從信號(hào)處理的角度來談一下我的理解。如發(fā)現(xiàn)理解有誤,煩...
FPGA高速收發(fā)器的高速Serdes均衡技術(shù)
CTLE(連續(xù)時(shí)間線性均衡)是一種應(yīng)用于接收的線性濾波器,可衰減低頻信號(hào)分量,放大奈奎斯特頻率附近的分量,并衰減更高頻率,這樣就抵消了通道的低通特性。
反射是因?yàn)樽杩共黄ヅ浜蛃tub引起的。例如線寬不一樣,就會(huì)引起阻抗不匹配,信號(hào)傳輸中經(jīng)過的耦合電容、過孔等都是阻抗不匹配的位置。
2022-06-17 標(biāo)簽:fpga信號(hào)完整性 8.7k 0
邏輯單元(Logic Element,LE)在FPGA器件內(nèi)部,用于完成用戶邏輯的最小單元。一個(gè)邏輯陣列包含16個(gè)邏輯單元以及一些其他資源, 在一個(gè)邏輯...
STM32等單片機(jī),使用J-Link或ST-Link等調(diào)試器,可以進(jìn)行在線調(diào)試,由于C代碼是順序執(zhí)行的,我們可以插入斷點(diǎn),讓程序停在我們需要的位置,或者...
如何使用鎖存器的Time Borrowing技術(shù)來替代關(guān)鍵路徑中的寄存器
在ASIC中用到鎖存器的地方很多,Time Borrowing是使用鎖存器的典型應(yīng)用之一,在深度流水線的設(shè)計(jì)中可以極大地提高處理性能。另外鎖存器和寄存器...
作為MCM之間互聯(lián)的接口,CAKE一直和memory 控制器跑在相同的時(shí)鐘域。但是在加入更多的計(jì)算單元,特別是FPGA之后,這個(gè)時(shí)鐘區(qū)域不會(huì)像之前那么簡單了。
這種生成方法為 FPGA 開發(fā)人員提供了對(duì)傳統(tǒng)“燒毀和攪動(dòng)”重新編程周期的巨大改進(jìn),因?yàn)樵趯?shí)驗(yàn)室中一個(gè)一個(gè)地發(fā)現(xiàn)了錯(cuò)誤。
有各種各樣的通用應(yīng)用程序理想地在基于微控制器的 SoC FPGA 中實(shí)現(xiàn),可以解決橋接、I/O 擴(kuò)展、硬件加速、協(xié)議管理和電路板初始化等解決方案。使...
數(shù)字信號(hào)數(shù)據(jù)截位誤差抑制方法
FPGA數(shù)據(jù)在進(jìn)行乘加過程中會(huì)面臨這數(shù)據(jù)位寬變大的問題,然而硬件資源是有限的,需要對(duì)數(shù)據(jù)最終位寬進(jìn)行設(shè)計(jì),這就會(huì)面臨著位寬的選擇和如何截位的問題。
2022-06-10 標(biāo)簽:fpga濾波器數(shù)字信號(hào) 3.7k 0
FACE-VUP-13B大規(guī)模FPGA原型驗(yàn)證平臺(tái)簡介
阿吉畢科技長期與國內(nèi)的數(shù)十家頂尖高校/研究所緊密合作,提供優(yōu)質(zhì)的產(chǎn)品、器件、系統(tǒng)平臺(tái)和技術(shù)解決方案;同時(shí)與一線教學(xué)與科研人員相互合作,在電子信息、通信、...
2022-06-10 標(biāo)簽:fpgaFace驗(yàn)證平臺(tái) 2.7k 0
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