完善資料讓更多小伙伴認識你,還能領(lǐng)取20積分哦,立即完善>
標簽 > fpga
FPGA(Field-Programmable Gate Array),即現(xiàn)場可編程門陣列,它是在PAL、GAL、CPLD等可編程器件的基礎(chǔ)上進一步發(fā)展的產(chǎn)物。它是作為專用集成電路(ASIC)領(lǐng)域中的一種半定制電路而出現(xiàn)的,既解決了定制電路的不足,又克服了原有可編程器件門電路數(shù)有限的缺點。
文章:12962個 瀏覽:637184次 帖子:8006個
引言:7系列FPGA具有多個時鐘路由資源,以支持各種時鐘方案和要求,包括高扇出、短傳播延遲和極低的偏移。
【經(jīng)驗分享】玩轉(zhuǎn)FPGA串口通信:從“幻覺調(diào)試”到代碼解析
FPGA開發(fā),思路先行!玩FPGA板子,讀代碼是基本功!尤其對從C語言轉(zhuǎn)戰(zhàn)FPGA的“寶貝們”來說,適應(yīng)流水線(pipeline)編程可能需要點時間。上...
大唐電信FPGA/CPLD數(shù)字電路設(shè)計經(jīng)驗分享(2)
異步設(shè)計不是總能滿足(它們所饋送的觸發(fā)器的)建立和保持時間的要求。因此,異步輸入常常會把錯誤的數(shù)據(jù)鎖存到觸發(fā)器,或者使觸發(fā)器進入亞穩(wěn)定的狀態(tài),在該狀態(tài)下...
組合邏輯環(huán)路(Combinational Loops):指組合邏輯的輸出信號不經(jīng)過任何時序邏輯電路(FF等),而直接反饋到輸入節(jié)點,從而構(gòu)成的電路環(huán)路。
時間裕量包括建立時間裕量和保持時間裕量(setup slack和hold slack)。從字面上理解,所謂“裕量”即富余的、多出的。什么意思呢?即保持最...
2022-08-04 標簽:fpga 1.1k 0
在開發(fā)一個加速程序的之前,有一個很重要的步驟:正確設(shè)計程序架構(gòu)。開發(fā)人員需要明確軟件應(yīng)用程序中哪一部分是需要硬件加速的,并且它多少的并行量,以保證硬件加...
利用可編程系統(tǒng)單芯片設(shè)計和研發(fā)復(fù)雜的混合信號系統(tǒng)
為了因應(yīng)市場對于較高性能、較小的系統(tǒng)尺寸及降低成本和電源的需求,系統(tǒng)設(shè)計者正將較高層級的混合信號功能整合在他們的系統(tǒng)單芯片(SoC)設(shè)計中。隨著這些So...
當(dāng)以太網(wǎng)接口的速率提升到100G以上后,用傳統(tǒng)FPGA來實現(xiàn)對應(yīng)的數(shù)據(jù)處理時,一定會遇到總線效率的問題。本文就分享團隊對大位寬高速數(shù)據(jù)處理時采用的分段總...
USB 頻譜分析儀的性能差異很大。在低端,它們相對簡單,提供非常低的成本和基本性能。在高端,許多測試儀器可以與更大、更昂貴的測試儀器競爭。一些 USB ...
早期的PLC 是使用繼電器實現(xiàn)邏輯控制的。也就是說,它們完全是硬件實現(xiàn)的。當(dāng)微處理器出現(xiàn)之后,PLC 內(nèi)部使用了CPU和程序來實現(xiàn)控制邏輯。
首先,根據(jù)功能需求選擇合適的FPGA型號和開發(fā)板,并進行硬件資源評估、時序分析等,以確定芯片的工作頻率和性能參數(shù)。同時,深入研究所選芯片的特點、布局、電...
在仿真的時候會實時打印DUT和參考模型的結(jié)果是否比對成功。因為設(shè)置了DUT和參考模型的結(jié)果之間的閾值為5,所以當(dāng)兩者差值在5以內(nèi)時都會打印sim suc...
基于FPGA的加速無線通信系統(tǒng)軟基站設(shè)計過程詳解 (2)
無線通信系統(tǒng)經(jīng)過多年的發(fā)展,各制式出現(xiàn)融合的趨勢。同時運營商降低采購和運營成本的需求,使得支持多種制式、平滑演進的“軟基站”成為無線基站演進的方向。文...
在FPGA設(shè)計中如何充分利用NoC資源去支撐創(chuàng)新應(yīng)用設(shè)計
Achronix 在其最新基于臺積電(TSMC)7nm FinFET工藝的Speedster7t FPGA器件中包含了革命性的創(chuàng)新型二維片上網(wǎng)絡(luò)(2D ...
2020-08-21 標簽:fpga存儲器數(shù)據(jù)傳輸 1.1k 0
FPGA電源系統(tǒng)設(shè)計師面臨的設(shè)計復(fù)雜性和不確定性根源淺析
如果設(shè)計師可以在開發(fā)過程早期就滿足基于FPGA的設(shè)計,提出的功耗要求和約束條件,那么在系統(tǒng)的最終實現(xiàn)階段就能形成極具競爭力的優(yōu)勢。然而,根據(jù)整個技術(shù)文獻...
2019-02-25 標簽:FPGA 1.1k 0
在友晶LabCloud平臺上使用PipeCNN實現(xiàn)ImageNet圖像分類
利用深度卷積神經(jīng)網(wǎng)絡(luò)(CNN)進行圖像分類是通過使用多個卷積層來從輸入數(shù)據(jù)中提取特征,最后通過分類層做決策來識別出目標物體。
換一批
編輯推薦廠商產(chǎn)品技術(shù)軟件/工具OS/語言教程專題
| 電機控制 | DSP | 氮化鎵 | 功率放大器 | ChatGPT | 自動駕駛 | TI | 瑞薩電子 |
| BLDC | PLC | 碳化硅 | 二極管 | OpenAI | 元宇宙 | 安森美 | ADI |
| 無刷電機 | FOC | IGBT | 逆變器 | 文心一言 | 5G | 英飛凌 | 羅姆 |
| 直流電機 | PID | MOSFET | 傳感器 | 人工智能 | 物聯(lián)網(wǎng) | NXP | 賽靈思 |
| 步進電機 | SPWM | 充電樁 | IPM | 機器視覺 | 無人機 | 三菱電機 | ST |
| 伺服電機 | SVPWM | 光伏發(fā)電 | UPS | AR | 智能電網(wǎng) | 國民技術(shù) | Microchip |
| Arduino | BeagleBone | 樹莓派 | STM32 | MSP430 | EFM32 | ARM mbed | EDA |
| 示波器 | LPC | imx8 | PSoC | Altium Designer | Allegro | Mentor | Pads |
| OrCAD | Cadence | AutoCAD | 華秋DFM | Keil | MATLAB | MPLAB | Quartus |
| C++ | Java | Python | JavaScript | node.js | RISC-V | verilog | Tensorflow |
| Android | iOS | linux | RTOS | FreeRTOS | LiteOS | RT-THread | uCOS |
| DuerOS | Brillo | Windows11 | HarmonyOS |