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FPGA(Field-Programmable Gate Array),即現(xiàn)場(chǎng)可編程門陣列,它是在PAL、GAL、CPLD等可編程器件的基礎(chǔ)上進(jìn)一步發(fā)展的產(chǎn)物。它是作為專用集成電路(ASIC)領(lǐng)域中的一種半定制電路而出現(xiàn)的,既解決了定制電路的不足,又克服了原有可編程器件門電路數(shù)有限的缺點(diǎn)。
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上一篇文章已經(jīng)講過了單bit跨時(shí)鐘域的處理方法,這次解說一下多bit的跨時(shí)鐘域方法。
2023-05-25 標(biāo)簽:fpga信號(hào)計(jì)數(shù)器 1.8k 0
跨時(shí)鐘域是FPGA設(shè)計(jì)中最容易出錯(cuò)的設(shè)計(jì)模塊,而且一旦跨時(shí)鐘域出現(xiàn)問題,定位排查會(huì)非常困難,因?yàn)榭鐣r(shí)鐘域問題一般是偶現(xiàn)的,而且除非是構(gòu)造特殊用例一般的仿...
2023-05-25 標(biāo)簽:fpgaFPGA設(shè)計(jì)信號(hào) 3.1k 0
Xilinx FPGA遠(yuǎn)程調(diào)試方法(二)
上篇主要是分享了Vivado編譯軟件遠(yuǎn)程調(diào)試的方法。杰克使用Vivado軟件進(jìn)行遠(yuǎn)程連接,主要是用于固化程序以及FPGA(PL端)的異常排查。而本篇主要...
2023-05-25 標(biāo)簽:fpgaXilinx遠(yuǎn)程調(diào)試 4.4k 0
Xilinx FPGA遠(yuǎn)程調(diào)試方法(一)
日常的FPGA開發(fā)常常會(huì)遇到“編碼與上機(jī)調(diào)試使用各自的電腦”的場(chǎng)景,解決方法一般如下。
邏輯鎖定功能可以將FPGA中的代碼模塊在固定區(qū)域?qū)崿F(xiàn),優(yōu)化時(shí)序性能,提升設(shè)計(jì)可靠性。 增量編譯功能,可以使設(shè)計(jì)更快速時(shí)序收斂,加快編譯速度。
英特爾 Agilex 7 FPGA 產(chǎn)品現(xiàn)已量產(chǎn)
從邊緣到網(wǎng)絡(luò)再到云端,隨著創(chuàng)新不斷催生出新的連接技術(shù)與處理模型,對(duì)于靈活的硬件解決方案的需求也在不斷增長(zhǎng)。
關(guān)于FPGA四輸入、六輸入基本邏輯單元LUT的一點(diǎn)理解
我們知道FPGA由LUT、IO接口、時(shí)鐘管理單元、存儲(chǔ)器、DSP等構(gòu)成,我覺得最能代表FPGA特點(diǎn)的就是LUT了。當(dāng)然不同廠家、同一廠家不同階段FPGA...
FPGA遠(yuǎn)程更新/遠(yuǎn)程調(diào)試的一種簡(jiǎn)單方法
之前介紹過一種遠(yuǎn)程(無線)更新的方式,詳見《起飛!通過無線WIFI下載調(diào)試FPGA》,這種方式缺點(diǎn)有兩個(gè):一是速度較慢;二是我們的設(shè)備中需要增加一個(gè)無線...
當(dāng)采用現(xiàn)場(chǎng)可編程門陣列 (FPGA) 進(jìn)行設(shè)計(jì)時(shí),電源排序是需要考慮的一個(gè)重要的方面。通常情況下,F(xiàn)PGA 供應(yīng)商都規(guī)定了電源排序要求,因?yàn)橐粋€(gè)FPGA...
跨時(shí)鐘域之間不能存在組合邏輯。 跨時(shí)鐘域本身就容易產(chǎn)生亞穩(wěn)態(tài),如果在跨時(shí)鐘域之間存在組合邏輯會(huì)大大增加競(jìng)爭(zhēng)冒險(xiǎn)出現(xiàn)的概率。 這一點(diǎn)在實(shí)際設(shè)計(jì)中通常會(huì)因?yàn)?..
FPGA中最常用的還是定點(diǎn)化數(shù)據(jù)處理方法,本文對(duì)定點(diǎn)化數(shù)據(jù)處理方法進(jìn)行簡(jiǎn)要探討,并給出必要的代碼例子。
2023-05-24 標(biāo)簽:FPGA除法運(yùn)算數(shù)據(jù)處理 4.3k 0
FPGA AXI4協(xié)議學(xué)習(xí)筆記(三)
上文FPGA IP之AXI4協(xié)議1_信號(hào)說明把AXI協(xié)議5個(gè)通道的接口信息做了說明,本文對(duì)上文說的信號(hào)進(jìn)行詳細(xì)說明。
FPGA AXI4協(xié)議學(xué)習(xí)筆記(二)
上文FPGA IP之AXI4協(xié)議1_協(xié)議構(gòu)架對(duì)協(xié)議框架進(jìn)行了說明,本文對(duì)AXI4接口的信號(hào)進(jìn)行說明。
并行FIR濾波器MATLAB與FPGA實(shí)現(xiàn)
本文介紹了設(shè)計(jì)濾波器的FPGA實(shí)現(xiàn)步驟,并結(jié)合杜勇老師的書籍中的并行FIR濾波器部分進(jìn)行一步步實(shí)現(xiàn)硬件設(shè)計(jì),對(duì)書中的架構(gòu)做了復(fù)現(xiàn)以及解讀,并進(jìn)行了仿真驗(yàn)證。
串行FIR濾波器MATLAB與FPGA實(shí)現(xiàn)
本文介紹了設(shè)計(jì)濾波器的FPGA實(shí)現(xiàn)步驟,并結(jié)合杜勇老師的書籍中的串行FIR濾波器部分進(jìn)行一步步實(shí)現(xiàn)硬件設(shè)計(jì),對(duì)書中的架構(gòu)做了簡(jiǎn)單的優(yōu)化,并進(jìn)行了仿真驗(yàn)證。
FPGA常用運(yùn)算模塊-DDS信號(hào)發(fā)生器
本文是本系列的第六篇,本文主要介紹FPGA常用運(yùn)算模塊-DDS信號(hào)發(fā)生器,xilinx提供了相關(guān)的IP以便于用戶進(jìn)行開發(fā)使用。
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