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FPGA(Field-Programmable Gate Array),即現(xiàn)場可編程門陣列,它是在PAL、GAL、CPLD等可編程器件的基礎(chǔ)上進(jìn)一步發(fā)展的產(chǎn)物。它是作為專用集成電路(ASIC)領(lǐng)域中的一種半定制電路而出現(xiàn)的,既解決了定制電路的不足,又克服了原有可編程器件門電路數(shù)有限的缺點。
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表1-1列出了7系列FPGA封裝中的管腳定義。注意:表1-12有單獨列出的專用通用用戶I/O,也有標(biāo)記IO_LXXY_ZZZ#或者I/O_XX_ZZZ_...
MPFS025 PolarFire FPGA SoC解決方案
出于這個原因,Microchip 繼續(xù)在其 PolarFire FPGA SoC 系列中進(jìn)行創(chuàng)新——推出的具有 25K 邏輯元件和硬化四核 RISC...
MicroTCA標(biāo)準(zhǔn)如何支持前沿用例的需求
VadaTech、NAT Europe、Samtec 等 μTCA 技術(shù)供應(yīng)商都積極參與了前面提到的全通道仿真,以確定 μTCA 系統(tǒng)中更高功率和更...
使用AI技術(shù)改進(jìn)醫(yī)學(xué)成像
RDMA 的一個典型用例是超聲波。在大多數(shù)情況下,超聲波利用 FPGA 等前端設(shè)備在數(shù)據(jù)到達(dá) GPU 之前進(jìn)行模數(shù)轉(zhuǎn)換。這可能是 FPGA 和 GP...
打造未來開放HPC生態(tài)系統(tǒng)的數(shù)字實驗室
HPC 應(yīng)用程序包括新興的 AI、ML 和 DL 工作負(fù)載。MEEP 將使我們能夠展望未來,并在新硬件可用之前演示事情是如何工作的。這種硅前驗證將通...
隨著軟件可移植性的發(fā)展,不僅在云中而且在獨立系統(tǒng)中,設(shè)計人員需要快速進(jìn)入具有不同性能/價格點的新系統(tǒng)設(shè)計。這就要求系統(tǒng)設(shè)計人員將應(yīng)用程序放入具有不同...
芯華章高性能FPGA原型驗證系統(tǒng)實現(xiàn)設(shè)計原型自動綜合、布線和調(diào)試
過去十年,AI算法和芯片架構(gòu)的不斷創(chuàng)新,以及AI市場應(yīng)用規(guī)模范圍的不斷擴(kuò)大,兩者互相促進(jìn),給算法、架構(gòu)、軟硬件集成、芯片設(shè)計都帶來了令人激動的新機(jī)遇。
2022-07-07 標(biāo)簽:fpgaAI驗證系統(tǒng) 2.3k 0
FPGA各位和數(shù)字IC設(shè)計崗位面試時常常會問下verilog的一些基本概念,做了下整理,面試時一定用得上!
2022-07-07 標(biāo)簽:fpga寄存器數(shù)據(jù) 2.3k 0
基于FPGA的邊緣設(shè)備開發(fā)深度神經(jīng)網(wǎng)絡(luò)檢測程序
應(yīng)用程序在應(yīng)用程序處理單元 (APU) 上運行,以通過管理中斷和執(zhí)行單元之間的數(shù)據(jù)傳輸來控制系統(tǒng)。DPU 和用戶應(yīng)用程序之間的連接是通過 DPU A...
2022-07-09 標(biāo)簽:fpga機(jī)器學(xué)習(xí)深度學(xué)習(xí) 1.4k 0
嵌入式FPGA從航空航天、網(wǎng)絡(luò)和通信到人工智能等的演變
eFPGA 是一種非常強(qiáng)大和靈活的技術(shù),適用于廣泛的市場和應(yīng)用。隨著客戶了解如何使用 eFPGA 并不斷要求供應(yīng)商支持新特性和功能以改進(jìn)其價值主張,...
2022-07-09 標(biāo)簽:fpga嵌入式神經(jīng)網(wǎng)絡(luò) 910 0
下面介紹使用IP核floating-point來計算對數(shù),該IP計算對數(shù)時,計算的是Ln(A)(A是輸入),如下圖所示:
集成CEVA-X2 DSP指令擴(kuò)展接口的Flex Logix EFLX嵌入式FPGA芯片
Flex Logix EFLX嵌入式 FPGA 為 CEVA-X2 DSP 指令擴(kuò)展實現(xiàn)可重構(gòu)計算功能,以支持要求嚴(yán)苛且不斷變化的工作負(fù)載。
邊緣設(shè)備使用這些精簡的學(xué)習(xí)算法來得出有關(guān)其周圍環(huán)境的結(jié)論(稱為推理),例如動物是貓、狗還是人,或者露點的升高是否表明風(fēng)暴即將來臨。隨著時間的推移,這些推...
2022-07-09 標(biāo)簽:fpga物聯(lián)網(wǎng)人工智能 1.4k 0
Speedster7t FPGA中可編程邏輯的架構(gòu)
Achronix Speedster7t FPGA除了在外圍Hard IP上都采用目前業(yè)內(nèi)領(lǐng)先的大帶寬高速率IP,在內(nèi)部的可編程邏輯的架構(gòu)中也做了大量的...
2022-07-05 標(biāo)簽:fpga芯片機(jī)器學(xué)習(xí) 1.9k 0
FPGA設(shè)計人員轉(zhuǎn)向云端機(jī)器學(xué)習(xí)
Plunify 工程師設(shè)計了一種解決方案來解決性能和時序挑戰(zhàn),使用機(jī)器學(xué)習(xí)技術(shù)來關(guān)閉時序并優(yōu)化 FPGA 設(shè)計,分析過去的編譯結(jié)果以預(yù)測最佳綜合/布...
vivado搭建一個簡單PS 的工程(記得勾選uart),生成bit,導(dǎo)出硬件,啟動sdk,新建helloworld的工程就行。然后跑一下,看串口是否能...
GTX/GTH收發(fā)器時鐘架構(gòu)應(yīng)用
在PCIe模式中,PCLK是FPGA邏輯接口,用來同步并行接口數(shù)據(jù)傳輸。在Gen1應(yīng)用中推薦的PCLK時鐘為125MHz,在Gen2和Gen3中推薦的P...
單個封裝中的多個裸片構(gòu)成了一個非常大的設(shè)計;除了仿真之外,沒有其他方法可以進(jìn)行徹底的驗證。這種設(shè)計充其量只能模擬繁瑣,而且必要的測試數(shù)量意味著沒有模...
硬件仿真在嵌入式軟件和系統(tǒng)驗證中的應(yīng)用
硬件仿真以前僅限于驗證超大型設(shè)計,如今已成為所有設(shè)計驗證和確認(rèn)流程的基礎(chǔ)。這種新發(fā)現(xiàn)的流行是日益增長的硅復(fù)雜性和嵌入式軟件的廣泛使用的結(jié)果。
驗證工具與虛擬技術(shù)結(jié)合如何改進(jìn)大型硬軟件系統(tǒng)的測試
Veloce 仿真平臺使用虛擬原型設(shè)計和類似虛擬實驗室的環(huán)境,允許 SoC 設(shè)計人員通過 Codelink 和 WarpCore 等工具執(zhí)行軟件調(diào)試...
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