verilog

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Verilog HDL是一種硬件描述語(yǔ)言（HDL:Hardware Description Language），以文本形式來(lái)描述數(shù)字系統(tǒng)硬件的結(jié)構(gòu)和行為的語(yǔ)言，用它可以表示邏輯電路圖、邏輯表達(dá)式，還可以表示數(shù)字邏輯系統(tǒng)所完成的邏輯功能。

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verilog技術(shù)

常見(jiàn)的Verilog行為級(jí)描述語(yǔ)法

常見(jiàn)的模塊介紹：選擇器；譯碼器；解碼器；比較器。這里我們主要從常見(jiàn)的Verilog描述的層面去介紹，而不著重考慮電路。

2023-05-30 標(biāo)簽：解碼器比較器 Verilog 2.4k 0

一些有趣的數(shù)組相關(guān)的SystemVerilog約束

我們?cè)诠ぷ髦谐３?huì)針對(duì)數(shù)組施加各式的約束，下面列舉一下有趣的**Systemverilog數(shù)組約束**示例

2023-05-30 標(biāo)簽：Verilog 1.5k 0

在questasim里如何設(shè)置和查看種子值呢？

在systemverilog代碼運(yùn)行中，EDA工具會(huì)先給1個(gè)隨機(jī)種子值(seed)，所有代碼里的隨機(jī)數(shù)都是根據(jù)這個(gè)初始種子衍生出來(lái)的。

2023-05-29 標(biāo)簽：EDA工具 Verilog TCL 2.5k 0

介紹下Verilog系統(tǒng)完整的8種編譯指令

以反引號(hào)（`）開(kāi)始的某些標(biāo)識(shí)符是 Verilog 系統(tǒng)編譯指令。編譯指令為 Verilog 代碼的撰寫(xiě)、編譯、調(diào)試等提供了極大的便利。

2023-05-29 標(biāo)簽：Verilog C語(yǔ)言 PLL電路 2.8k 0

Verilog最常用的2種數(shù)據(jù)類型

Verilog 最常用的 2 種數(shù)據(jù)類型就是線網(wǎng)（wire）與寄存器（reg），其余類型可以理解為這兩種數(shù)據(jù)類型的擴(kuò)展或輔助。

2023-05-29 標(biāo)簽：寄存器 ROM RAM 3.6k 0

一文詳解Verilog表達(dá)式

表達(dá)式由操作符和操作數(shù)構(gòu)成，其目的是根據(jù)操作符的意義得到一個(gè)計(jì)算結(jié)果。表達(dá)式可以在出現(xiàn)數(shù)值的任何地方使用。

2023-05-29 標(biāo)簽：寄存器存儲(chǔ)器 Verilog 3.9k 0

Verilog的設(shè)計(jì)方法介紹

Verilog 的設(shè)計(jì)多采用自上而下的設(shè)計(jì)方法（top-down）。即先定義頂層模塊功能，進(jìn)而分析要構(gòu)成頂層模塊的必要子模塊；

2023-05-29 標(biāo)簽：fpga 寄存器 Verilog 2.3k 0

VCS編譯選項(xiàng)：-y及+libext+

VCS是一款常見(jiàn)的Verilog編譯工具，它提供很多編譯選項(xiàng)來(lái)控制編譯過(guò)程及其輸出。本文主要介紹以下兩個(gè)編譯選項(xiàng)。

2023-05-29 標(biāo)簽：模塊 Verilog VCS 1.7萬(wàn) 0

參數(shù)化接口和可重用VIP：第三部分

在本系列的第一部分中，介紹了SystemVerilog接口的基本概念，并描述了這些接口的參數(shù)化給測(cè)試平臺(tái)代碼帶來(lái)的問(wèn)題。在第二部分中，描述了使用訪問(wèn)器類...

2023-05-29 標(biāo)簽：接口 Verilog 代碼 1.4k 0

參數(shù)化接口和可重用VIP：第二部分

虛擬接口不支持多態(tài)性，因?yàn)樗鼈兣c靜態(tài)設(shè)計(jì)元素相關(guān)聯(lián)。但是，SystemVerilog 類確實(shí)支持多態(tài)性，這一事實(shí)可用于創(chuàng)建接口訪問(wèn)器類。

2023-05-29 標(biāo)簽：接口監(jiān)視器 Verilog 1.3k 0

參數(shù)化接口和可重用VIP：第一部分

基于SystemVerilog的驗(yàn)證引入了接口的概念來(lái)表示設(shè)計(jì)模塊之間的通信。在其最基本的形式中，SystemVerilog 接口只是一個(gè)命名的信號(hào)束，...

2023-05-29 標(biāo)簽：接口 Verilog UVM 1.3k 0

通過(guò)簡(jiǎn)單的保存-恢復(fù)策略避免UVM VIP的冗余仿真周期

Verilog 提供了在特定時(shí)間點(diǎn)保存設(shè)計(jì)及其測(cè)試平臺(tái)狀態(tài)的選項(xiàng)。我們可以將模擬恢復(fù)到相同的狀態(tài)，然后從那里繼續(xù)。這可以通過(guò)從Verilog代碼添加適當(dāng)...

2023-05-29 標(biāo)簽：存儲(chǔ)器 Verilog 代碼 1.4k 0

Verilog邊碼邊學(xué)Lesson：圖像采集與顯示設(shè)計(jì)之PLL配置與例化

PLL(Phase Locked Loop)：為鎖相回路或鎖相環(huán)，用來(lái)統(tǒng)一整合時(shí)脈訊號(hào)，使內(nèi)存能正確的存取資料。PLL用于振蕩器中的反饋技術(shù)。許多電子設(shè)...

2023-05-29 標(biāo)簽：傳感器圖像采集 pll 1.5k 0

verilog基礎(chǔ)知識(shí)介紹

組合邏輯：任何時(shí)刻電路的穩(wěn)定輸出，僅僅取決于該時(shí)刻各個(gè)輸入變量的取值。

2023-05-29 標(biāo)簽：寄存器 Verilog 觸發(fā)器 1.6k 0

MIPI聲線測(cè)試套件

通常，驗(yàn)證IP和設(shè)計(jì)集成需要深入了解協(xié)議和方法。這需要投入大量時(shí)間來(lái)建立內(nèi)部專業(yè)知識(shí)。為了加快這一過(guò)程，Synopsys 的 Soundwire VIP...

2023-05-26 標(biāo)簽：Verilog RTL 源代碼 1.6k 0

優(yōu)化HBM2E運(yùn)行時(shí)性能

性能仍然是任何復(fù)雜片上系統(tǒng) （SoC）設(shè)計(jì)的關(guān)鍵因素。此外，復(fù)雜性每天都在增加，這給工程師跟蹤設(shè)計(jì)性能帶來(lái)了挑戰(zhàn)，但他們的任務(wù)是不斷提高芯片性能。在運(yùn)...

2023-05-26 標(biāo)簽：處理器 SoC Verilog 1.3k 0

從仿真器的角度理解Verilog語(yǔ)言2

要想深入理解Verilog就必須正視Verilog語(yǔ)言同時(shí)具備硬件特性和軟件特性。在當(dāng)下的教學(xué)過(guò)程中，教師和教材都過(guò)于強(qiáng)調(diào)Verilog語(yǔ)言的硬件特性和...

2023-05-25 標(biāo)簽：仿真器軟件 Verilog 1.5k 0

從仿真器的角度理解Verilog語(yǔ)言1

2023-05-25 標(biāo)簽：仿真軟件 Verilog 1.6k 0

UVM中add_typewide_sequence和add_sequence的區(qū)別

第2和第3種方式類似，第3種是一下子添加多個(gè)sequence，它內(nèi)部原理就是調(diào)用第2種的函數(shù)，因此在本質(zhì)上，只有第1和第2種這兩類區(qū)別。

2023-05-24 標(biāo)簽：Verilog UVM sequence 1.3k 0

Systemverilog里class類型的記錄

class里面包含data和對(duì)data進(jìn)行操作的subroutines(functions and tasks)。class的data稱為class p...

2023-05-24 標(biāo)簽：Verilog 1.5k 0

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Proteus軟件是英國(guó)Lab Center Electronics公司出版的EDA工具軟件（該軟件中國(guó)總代理為廣州風(fēng)標(biāo)電子技術(shù)有限公司）。它不僅具有其它EDA工具軟件的仿真功能，還能仿真單片機(jī)及外圍器件。
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