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      標(biāo)簽　>　verilog

      verilog

      +關(guān)注30人關(guān)注

      Verilog HDL是一種硬件描述語言（HDL:Hardware Description Language），以文本形式來描述數(shù)字系統(tǒng)硬件的結(jié)構(gòu)和行為的語言，用它可以表示邏輯電路圖、邏輯表達(dá)式，還可以表示數(shù)字邏輯系統(tǒng)所完成的邏輯功能。

      文章：716個 瀏覽：114581次 帖子：949個

      verilog技術(shù)

      SystemVerilog中的參數(shù)化類

      類似于聲明一個參數(shù)化的module，我們也可以聲明一個參數(shù)化的class。這個參數(shù)可以用來實例化不同數(shù)值和類型的對象。

      2022-12-01 標(biāo)簽：VerilogSystem參數(shù) 3.2k 0

      關(guān)于Vivado Non-project，我們應(yīng)知道的一些問題

      Vivado支持Project模式也支持Non-Project模式。兩者既可以支持圖形界面也支持Tcl命令，但用到的Tcl命令是不同的，不能混用。通常，...

      2022-12-15 標(biāo)簽：VerilogSystemproject 3.2k 0

      芯片后仿之SDF 3.0解析

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      SDF文件是在VCS/NC-Verilog后仿真運行時將STD/IO/Macro門級verilog中specify的延遲信息替換為QRC/Star-RC...

      2023-12-18 標(biāo)簽：芯片仿真Verilog 3.2k 0

      SystemVerilog中的fork-join

      在fork-join語句塊中，每個語句都是并發(fā)進程。在這個語句塊中，父進程一直被阻塞，直到所有由“fork-join”產(chǎn)生的子進程都執(zhí)行完。

      2022-12-09 標(biāo)簽：VerilogSystem進程 3.2k 0

      Verilog基礎(chǔ)：介紹幾個常用的按位操作符

      位操作符是對二進制位進行操作的運算符。以下是一些常用的位操作符

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      寫verilog代碼要有硬件的概念

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      因為Verilog是一種硬件描述語言，所以在寫Verilog語言時，首先要有所要寫的module在硬件上如何實現(xiàn)的概念，而不是去想編譯器如何去解釋這個m...

      2017-02-11 標(biāo)簽：FPGAverilog 3.1k 0

      Verilog設(shè)計過程中的一些經(jīng)驗與知識點

      　“ 本文主要分享了在Verilog設(shè)計過程中一些經(jīng)驗與知識點，主要包括塊語句、阻塞賦值和非阻塞賦值 以及結(jié)構(gòu)說明語句(initial, always,...

      2022-03-15 標(biāo)簽：仿真Verilog程序 3.1k 0

      考慮x和z在verilog條件語句中的使用情況

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      首先，考慮x和z在verilog條件語句中的使用情況，然后我們再考慮在verilog中用x和z給其他reg/wire賦值的情況。

      2023-11-02 標(biāo)簽：仿真器VerilogHDL 3.1k 0

      課程4：Verilog語法基礎(chǔ)

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      Verilog HDL是一種硬件描述語言，用于從算法級、門級到開關(guān)級的多種抽象設(shè)計層次的數(shù)字系統(tǒng)建模。被建模的數(shù)字系統(tǒng)對象的復(fù)雜性可以介于簡單的門和完整...

      2019-12-23 標(biāo)簽：fpgaverilog時序 3.1k 0

      systemverilog和verilog的區(qū)別

      隊列同樣可以保存類對象，這在驗證環(huán)境中是非常有用的，下面是一個例子。

      2022-11-01 標(biāo)簽：VerilogSystem隊列 3.1k 0

      基于FPGA的按鍵檢測設(shè)計

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      在電子產(chǎn)品中我們會經(jīng)常用到按鍵，比如電腦的鍵盤，手機的按鍵等等，按鍵就是人機交互的一種工具。 本文使用 FPGA 程序來檢測與按鍵對應(yīng)的 I/O口的電平...

      2023-04-18 標(biāo)簽：fpga電子產(chǎn)品led燈 3.1k 0

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      2023-08-08 標(biāo)簽：fpgaVerilogHDL 3.1k 0

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      2023-05-30 標(biāo)簽：邏輯電路Verilog計數(shù)器 3.1k 0

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      2024-02-22 標(biāo)簽：數(shù)據(jù)傳輸信號處理Verilog 3k 0

      Interface端口的概念介紹

      SystemVerilog Interface是modport的一種，但比簡單的輸入、輸出或輸入輸出端口的功能更多。

      2023-04-19 標(biāo)簽：AMBA總線VerilogRTL 3k 0

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      2023-06-12 標(biāo)簽：VerilogUVMDUT 3k 0

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      2022-03-15 標(biāo)簽：電路Verilog邏輯設(shè)計 3k 0

      Verilog中阻塞和非阻塞賦值金規(guī)

      對于VerilogHDL語言中，經(jīng)常在always模塊中，面臨兩種賦值方式：阻塞賦值和非阻塞賦值。對于初學(xué)者，往往非常迷惑這兩種賦值方式的用法，本章節(jié)主...

      2023-06-01 標(biāo)簽：模塊VerilogHDL 3k 0

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        Proteus軟件是英國Lab Center Electronics公司出版的EDA工具軟件（該軟件中國總代理為廣州風(fēng)標(biāo)電子技術(shù)有限公司）。它不僅具有其它EDA工具軟件的仿真功能，還能仿真單片機及外圍器件。
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        FPGA（Field－Programmable Gate Array），即現(xiàn)場可編程門陣列，它是在PAL、GAL、CPLD等可編程器件的基礎(chǔ)上進一步發(fā)展的產(chǎn)物。
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        AXI是一種總線協(xié)議，該協(xié)議是ARM公司提出的AMBA3.0協(xié)議中最重要的部分，是一種面向高性能、高帶寬、低延遲的片內(nèi)總線。它的地址/控制和數(shù)據(jù)相位是分離的，支持不對齊的數(shù)據(jù)傳輸，同時在突發(fā)傳輸中，只需要首地址，同時分離的讀寫數(shù)據(jù)通道、并支持Outstanding傳輸訪問和亂序訪問，并更加容易進行時序收斂。AXI是AMBA中一個新的高性能協(xié)議。
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        特性阻抗又稱特征阻抗，它不是直流電阻，屬于長線傳輸中的概念。特性阻抗是射頻傳輸線影響無線電波電壓、電流的幅值和相位變化的固有特性，等于各處的電壓與電流的比值，用V/I表示。在射頻電路中，電阻、電容、電感都會阻礙交變電流的流動，合稱阻抗。電阻是吸收電磁能量的，理想電容和電感不消耗電磁能量。
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        AD采樣
        +關(guān)注
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        Kintex-7
        +關(guān)注
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